特許
J-GLOBAL ID：200903020090860450
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
中澤 昭彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-284952
公開番号（公開出願番号）：特開平10-135421
出願日： 1996年10月28日
公開日（公表日）： 1998年05月22日
要約：
【要約】 (修正有)【課題】工程数の増加を極力少なくし、かつ表面積の大きな蓄積電極を有する半導体装置の製造方法を提供する。【解決手段】酸化膜9及びコンタクトホール内の多結晶Si膜12上に酸化膜を形成し、蓄積電極領域以外の部分にレジスト14を形成する。次いで、レジスト14をマスクとして酸化膜13と酸化膜9の一部をエッチングする。酸化膜とSiとの選択比のある条件を選択することにより多結晶Si膜12を残す。その結果、Si膜12の上部及び側部の一部が酸化膜9から露出されるレジスト14を除去した後、酸化膜9、13及び多結晶Si膜12の表面に多結晶Si膜を形成し、多結晶Si膜の表面にレジストを塗布し、レジストと酸化膜13上のSi膜のみを除去する。次いで、蓄積電極となる多結晶Si膜の間に残存している酸化膜13及び酸化膜9を除去した後、Si膜15の表面に容量絶縁膜、多結晶Si膜を形成し、プレート電極のパターニングを行う。
請求項（抜粋）：
半導体基板上に素子分離絶縁膜とトランジスタを形成する工程と、半導体基板上に前記トランジスタを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングし蓄積電極と前記トランジスタの一方の電極とを接続するためのコンタクトホールを形成する工程と、このコンタクトホール内に第1の導電性膜を形成する工程と、その第1の導電性膜上に絶縁膜を形成する工程と、メモリセル領域の蓄積電極領域に該当する前記絶縁膜と層間絶縁膜の一部とをエッチングし、前記コンタクトホール内に形成された第1の導電性膜の上部及び側部の一部を露出させる工程と、絶縁膜、層間絶縁膜及び第1の導電性膜上に第2の導電性膜を形成する工程と、その第2の導電性膜上にレジストを塗布し前記絶縁膜上の第2の導電性膜のみを選択的に除去し蓄積電極間を分離する工程と、蓄積電極間に残存している絶縁膜及び層間絶縁膜を除去する工程と、第2の導電性膜の表面に容量絶縁膜を形成する工程と、その容量絶縁膜上にプレート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 C
, H01L 27/04 C
