特許
J-GLOBAL ID：200903020119324609

半導体装置及びパターン形成方法

発明者：
八田 嘉久

八田 嘉久 について


出願人/特許権者：
コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ について


代理人 (1件)： 津軽 進 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-151234
公開番号（公開出願番号）：特開2001-332735
出願日： 2000年05月23日
公開日（公表日）： 2001年11月30日
要約：
【要約】【課題】製造コストを削減を図るとともに、ステップカバレージの向上が図られた半導体装置及びパターン形成方法を提供する。【解決手段】ITO膜50及びMoCr膜100を形成し、これらITO膜50及びMoCr膜100をドライエッチングする。
請求項（抜粋）：
基板上に第1の金属膜を形成する工程と、前記第1の金属膜に第2の金属膜を積層する工程と、これら第2及び第1の金属膜をパターニングすることにより、ソース電極、ドレイン電極、及びソースバスのパターンを形成する工程とを備えたパターン形成方法であって、前記ソース電極、ドレイン電極、及びソースバスのパターンを形成する工程が、前記第2の金属膜上にレジスト膜を形成する工程と、前記レジスト膜を形成する工程終了後、前記第2及び第1の金属膜をドライエッチングする第1のエッチング工程とを備えたことを特徴とするパターン形成方法。
IPC (4件)：
H01L 29/786 ,  H01L 21/336 ,  H01L 21/3065 ,  H01L 21/306
FI (5件)：
H01L 29/78 627 C ,  H01L 21/302 L ,  H01L 21/306 F ,  H01L 29/78 616 T ,  H01L 29/78 616 K
Fターム (31件)：
5F004AA11 ,  5F004BA04 ,  5F004DA00 ,  5F004DA04 ,  5F004DA26 ,  5F004DB08 ,  5F004DB31 ,  5F004EB02 ,  5F043AA27 ,  5F043BB18 ,  5F043DD15 ,  5F043FF03 ,  5F043GG02 ,  5F110AA16 ,  5F110AA26 ,  5F110BB01 ,  5F110CC05 ,  5F110DD02 ,  5F110DD13 ,  5F110EE03 ,  5F110FF03 ,  5F110FF27 ,  5F110GG02 ,  5F110GG15 ,  5F110HK06 ,  5F110HK07 ,  5F110HK21 ,  5F110HM02 ,  5F110HM03 ,  5F110NN46 ,  5F110QQ01
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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