特許

J-GLOBAL ID：200903020132640331

半導体装置における配線構造及び配線形成方法並びにMOS型トランジスタ

発明者： 角 博文
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平5-173702
公開番号（公開出願番号）：特開平7-078788
出願日： 1993年06月21日
公開日（公表日）： 1995年03月20日
要約：

【要約】【目的】下層導体領域のシート抵抗の低減を図ることができ、コンタクト抵抗や接合リークが増大することを抑制でき、しかもバリア性に優れた半導体装置における配線構造及びその形成方法を提供する。【構成】半導体装置における配線構造は、半導体基板10に形成された下層導体領域18と、下層導体領域18を被覆する絶縁層22B上に形成された上層配線層32と、下層導体層と上層配線層とを電気的に接続する接続孔28とから成る。そして、接続孔28の底部には、半導体基板側から、単結晶CoSi2層20及び単結晶TiN層26が形成されている。配線形成方法は、少なくとも接続孔の底部に、単結晶CoSi2層をエピタキシャル成長させる工程、及び単結晶CoSi2層上に単結晶TiN層をエピタキシャル成長させる工程を含む。

請求項（抜粋）：

半導体基板に形成された下層導体領域と、該下層導体領域を被覆する絶縁層上に形成された上層配線層と、該下層導体層と上層配線層とを電気的に接続する接続孔とから成る、半導体装置における配線構造であって、接続孔の底部には、半導体基板側から、単結晶CoSi2層及び単結晶TiN層が形成されていることを特徴とする半導体装置における配線構造。

IPC (4件)：

H01L 21/28 301 ,  H01L 21/28 ,  H01L 21/3205 ,  H01L 21/768

FI (3件)：

H01L 21/88 B ,  H01L 21/88 N ,  H01L 21/90 B

引用特許：

審査官引用 (1件)

• シリコン基板上に2つの層を形成させる方法及びシリコン基板上の接点領域の充填物を形成する方法
  公報種別：公開公報   出願番号：特願平3-163370   出願人：インテル・コーポレーシヨン