特許

J-GLOBAL ID：200903020244927790

複数のゲート絶縁膜を有する半導体装置及びその製造方法

発明者： 樋口 実
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平10-272343
公開番号（公開出願番号）：特開2000-100966
出願日： 1998年09月25日
公開日（公表日）： 2000年04月07日
要約：

【要約】【課題】 同一基板上に複数のゲート絶縁膜と夫々のゲート絶縁膜に接続されるゲート電極を連続的に形成することができると共に、ゲート絶縁膜の信頼性を向上させることができる複数のゲート絶縁膜を有する半導体装置及びその製造方法を提供する。【解決手段】 同一基板4上に少なくとも第1ゲート絶縁膜7及び第2ゲート絶縁膜34を有する半導体装置1において、前記第1ゲート絶縁膜7上に多結晶シリコンからなる第1ゲート電極20が形成され、前記第2ゲート絶縁膜34は前記第1ゲート絶縁膜7よりも薄く、単位面積あたりの電気容量が大きく形成されている。また、第2ゲート絶縁膜34上に金属又は合金からなる第2ゲート電極37が形成されている。

請求項（抜粋）：

同一基板上に少なくとも第1ゲート絶縁膜及び第2ゲート絶縁膜を有する半導体装置において、前記第1ゲート絶縁膜上に多結晶シリコンからなる第1ゲート電極が形成され、前記第2ゲート絶縁膜は前記第1ゲート絶縁膜よりも単位面積あたりの電気容量が大きいことを特徴とする複数のゲート絶縁膜を有する半導体装置。

IPC (4件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 27/115 ,  H01L 29/78

FI (3件)：

H01L 27/08 102 C ,  H01L 27/10 434 ,  H01L 29/78 301 G

Fターム (38件)：

5F040DA12 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EC08 ,  5F040EC12 ,  5F040ED03 ,  5F040EF02 ,  5F040EK01 ,  5F040FA02 ,  5F040FA12 ,  5F040FB02 ,  5F040FC25 ,  5F048AA07 ,  5F048AA09 ,  5F048AB01 ,  5F048AC03 ,  5F048AC06 ,  5F048BB05 ,  5F048BB09 ,  5F048BB11 ,  5F048BB16 ,  5F048BC06 ,  5F048BF07 ,  5F048BF15 ,  5F048BG12 ,  5F048DA25 ,  5F083EP04 ,  5F083EP08 ,  5F083EP22 ,  5F083EP45 ,  5F083GA06 ,  5F083GA28 ,  5F083JA05 ,  5F083JA06 ,  5F083JA39 ,  5F083ZA07 ,  5F083ZA08

引用特許：

審査官引用 (3件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-301286   出願人：富士通株式会社
• 特開平4-162771
  
• 特開昭58-124268