特許
J-GLOBAL ID：200903020325201742
基準電源回路
発明者：
出願人/特許権者：
代理人 (6件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 村松 貞男
, 橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-411919
公開番号（公開出願番号）：特開2005-173905
出願日： 2003年12月10日
公開日（公表日）： 2005年06月30日
要約：
【課題】 基準電源回路のサイズを縮小でき、出力電圧又は出力電流のばらつきが少なく、しかも安定な動作が困難であった。【解決手段】 第1のダイオードD1と第1の電流源P2は第1の電位VSSと第2の電位VDDの間に接続される。第1のダイオードと異なるサイズの第2のダイオードD2と、第1の抵抗R1と、第2の電流源P1は第1、第2の電位の間に接続される。第2の抵抗R2は第1の抵抗と第2のPNジャンクションに並列接続される。差動増幅器AMPは、第1の電流源P2と第1のPNジャンクションの間の電位を反転入力とし、第2の電流源と第1の抵抗との接続点の電位を非反転入力とし、これら反転入力と非反転入力の電位差により前記第1、第2、第3の電流源P2、P1、P3を制御する。【選択図】 図1
請求項（抜粋）：
第1の電位にN型の半導体領域が接続された第1のPNジャンクションと、
前記第1の電位にN型の半導体領域が接続され、前記第1のPNジャンクションと異なるサイズの第2のPNジャンクションと、
第2の電位と前記第1のPNジャンクションのP型半導体領域との間に接続された第1の電流源と、
前記第2のPNジャンクションのP型半導体領域に一端が接続された第1の抵抗素子と、
前記第1の抵抗素子と前記第2のPNジャンクションに並列接続された第2の抵抗素子と、
前記第1の抵抗素子の他端と前記第2の電位との間に挿入された第2の電流源と、
前記第2の電位と出力端との間に接続された第3の電流源と、
前記第1の電流源と第1のPNジャンクションの間の電位を反転入力とし、前記第2の電流源と前記第1の抵抗素子との接続点の電位を非反転入力とし、これら反転入力と非反転入力の電位差により前記第1、第2、第3の電流源を制御する差動増幅器と
を具備することを特徴とする基準電源回路。
IPC (1件)：
FI (2件)：
Fターム (10件)：
5H420NA17
, 5H420NA20
, 5H420NA25
, 5H420NB02
, 5H420NB03
, 5H420NB22
, 5H420NB25
, 5H420NB36
, 5H420NC02
, 5H420NC03
