特許

J-GLOBAL ID：200903020357301080

半導体装置の製造方法

発明者： 井口 知之
出願人/特許権者： 株式会社東芝
代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2005-137476
公開番号（公開出願番号）：特開2005-354046
出願日： 2005年05月10日
公開日（公表日）： 2005年12月22日
要約：

【課題】ブリッジ膜陥没や膜ハガレの発生を抑制し、配線間容量の低減が可能な半導体装置の製造方法を提供する。【解決手段】半導体基板1上に第1の領域及び第1の領域より配線密度が低い第2の領域を有する配線パターンを形成し、配線パターンを被覆するように仮設膜を形成し、仮設膜を配線パターンの少なくとも表面が露出するようにエッチバックし、第2の領域の仮設膜を選択的に除去し、仮設膜を選択的に除去した後、配線パターンをブリッジ膜16で被覆し、第1の領域の仮設膜を除去して、第1の領域の配線パターンの配線間のブリッジ膜16の下にエアギャップ17を形成することを含む。【選択図】図2

請求項（抜粋）：

半導体基板上に第1の領域及び前記第1の領域より配線密度が低い第2の領域を有する配線パターンを形成し、 前記配線パターンを被覆するように仮設膜を形成し、 前記仮設膜を前記配線パターンの少なくとも表面が露出するようにエッチバックし、 前記第2の領域の前記仮設膜を選択的に除去し、 前記仮設膜を選択的に除去した後、前記配線パターンをブリッジ膜で被覆し、 前記第1の領域の前記仮設膜を除去して、前記第1の領域の前記配線パターンの配線間の前記ブリッジ膜の下にエアギャップを形成する ことを含むことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L21/768 ,  H01L21/331 ,  H01L29/417 ,  H01L29/732

FI (3件)：

H01L21/90 N ,  H01L29/50 B ,  H01L29/72 P

Fターム (68件)：

4M104AA01 ,  4M104BB01 ,  4M104BB30 ,  4M104CC01 ,  4M104DD16 ,  4M104EE05 ,  4M104EE06 ,  4M104EE16 ,  4M104EE17 ,  4M104FF18 ,  4M104GG06 ,  4M104GG16 ,  4M104HH20 ,  5F003BA11 ,  5F003BA21 ,  5F003BA23 ,  5F003BB02 ,  5F003BB07 ,  5F003BB08 ,  5F003BB90 ,  5F003BC02 ,  5F003BC08 ,  5F003BC90 ,  5F003BE07 ,  5F003BE08 ,  5F003BE90 ,  5F003BH02 ,  5F003BH05 ,  5F003BH08 ,  5F003BH18 ,  5F003BP01 ,  5F003BP31 ,  5F003BP93 ,  5F033HH08 ,  5F033HH19 ,  5F033HH33 ,  5F033JJ04 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK04 ,  5F033MM05 ,  5F033MM13 ,  5F033MM18 ,  5F033MM29 ,  5F033NN06 ,  5F033NN07 ,  5F033NN20 ,  5F033PP06 ,  5F033PP14 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ19 ,  5F033QQ31 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR25 ,  5F033RR30 ,  5F033SS04 ,  5F033SS15 ,  5F033SS22 ,  5F033TT02 ,  5F033VV16 ,  5F033WW01 ,  5F033XX00 ,  5F033XX24

引用特許：

出願人引用 (2件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平7-107188   出願人：株式会社日立製作所
• 特開平3-126247号公報