特許

J-GLOBAL ID：200903020400420439

演算処理装置

発明者： 金山 健次郎 ,  藪田 匡史 ,  日向 誠治 ,  篠田 俊幸
出願人/特許権者： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-010847
公開番号（公開出願番号）：特開平7-219766
出願日： 1994年02月02日
公開日（公表日）： 1995年08月18日
要約：

【要約】【目的】 少ないハードウェア量(低コスト)で演算処理を高速に行うことができる演算処理装置を提供することである。【構成】 高速演算処理が要求される命令群を格納したプログラムメモリを備え、該プログラムに格納された前記命令群を順次解読して実行する演算処理装置において、前記命令群のスタート番地が設定されるスタートアドレスレジスタと、前記命令群のエンド番地が設定されるエンドアドレスレジスタと、前記命令群の解読結果を格納するためのFIFO型メモリとを設け、命令群解読命令により、前記スタート番地からエンド番地までの前記命令群を前記プログラムメモリから順次読出して解読すると共にその解読結果を前記FIFO型メモリに格納し、命令群実行命令により、前記FIFO型メモリに格納された前記命令群の解読結果を1クロック毎に実行する

請求項（抜粋）：

高速演算処理が要求される命令群を格納したプログラムメモリを備え、該プログラムメモリに格納された前記命令群を順次解読して実行する演算処理装置において、前記命令群のスタート番地が設定されるスタートアドレスレジスタと、前記命令群のエンド番地が設定されるエンドアドレスレジスタと、前記命令群の解読結果を格納するためのFIFO型メモリとを設けると共に、命令群解読命令により、前記スタート番地からエンド番地までの前記命令群を前記プログラムメモリから順次読出して解読すると共にその解読結果を前記FIFO型メモリに格納する第1の命令実行制御手段と、命令群実行命令により、前記FIFO型メモリに格納された前記命令群の解読結果を1クロック毎に実行する第2の命令実行制御手段とを設けることを特徴とする演算処理装置。

IPC (3件)：

G06F 9/30 310 ,  G06F 9/22 350 ,  G06F 9/32 310

引用特許：

審査官引用 (3件)

• 特開平4-370832
  
• 特開平1-276233
  
• マイクロコンピュータ
  公報種別：公開公報   出願番号：特願平4-096507   出願人：住友電気工業株式会社