特許
J-GLOBAL ID：200903020434684869
MOSゲートデバイスおよびその製造プロセス
発明者：
出願人/特許権者：
代理人 (1件)：
谷 義一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-293015
公開番号（公開出願番号）：特開2000-156503
出願日： 1999年10月14日
公開日（公表日）： 2000年06月06日
要約：
【要約】【課題】 最小のQGDとRDSONを有し、廉価であって信頼できる製造技術が可能なMOSFET等のトレンチ形状のMOSゲートデバイスを提供する。【解決手段】 パワーMOSFETが平行な同一広がりをもつトレンチ(複数)の複数の間隔をおいて配置された列を有する。トレンチ(複数)に沿ってゲート酸化膜が並び、各トレンチに延びて入り込み隣接したトレンチに連続するシリコン表面上に横たわる導電性ポリシリコンの単一の共通な層がトレンチを満たす。ソースコンタクトは、トレンチから遠く離れた位置で、かつトレンチの列の間に作成される。トレンチは1.8ミクロンの深さで、0.6ミクロンの幅で、約0.6ミクロン以上の間隔をあけて配置されている。トレンチは、チャネル領域よりも0.2から0.25ミクロン深い。デバイスは非常に小さな性能指数を有し、特に低電圧回路で有用である。
請求項（抜粋）：
一方の導電型であって平らな上部表面を有する半導体基板と、前記基板の前記平らな上部表面に入り前記上部表面の下の第1の深さまで延びる他方の導電型のチャネル拡散領域と、前記基板に入り前記第1の深さよりも浅い第2の深さまで延びる前記一方の導電型のソース拡散部と、前記基板内に形成されその前記平らな上部表面から前記基板表面の下に前記第1の深さよりも深い第3の深さまで入り複数の一定間隔をおいて配置されたトレンチと、前記複数のトレンチの壁に少なくとも前記第1の深さと第2の深さの間の範囲に形成された絶縁ゲート層と、前記絶縁ゲート層の上で前記トレンチの内部に配置された導電性ゲート材料と、前記複数のトレンチから完全に横方向に離れた前記平らな上部表面の位置で前記ソース拡散領域に接続されたソースコンタクトと、前記導電性ゲートに接続されたゲート電極と、前記基板に接続されたドレインコンタクトとを有することを特徴とするMOSゲートデバイス。
FI (3件)：
H01L 29/78 653 A
, H01L 29/78 652 K
, H01L 29/78 652 M
