特許

J-GLOBAL ID：200903020685816608

半導体記憶装置の並列テスト回路装置およびテスト回路 装置

発明者： 坂元 正二
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-054609
公開番号（公開出願番号）：特開平11-250698
出願日： 1998年03月06日
公開日（公表日）： 1999年09月17日
要約：

【要約】【課題】多ビット幅のメモリを内蔵した半導体集積装置を少ビット幅で効率よく検査することができる半導体記憶装置の並列テスト回路装置およびテスト回路装置を提供する。【解決手段】多ビット幅(mビット幅)で読み書きが可能な複数の分割メモリブロックと、各分割メモリブロックに少ビット幅の各1ビットを割り付け、分割メモリブロック毎に少ビットデータの各ビットを拡張してm/qビット幅で入力データを書き込む手段と、m/qビット幅のデータ毎に各ビットを比較する手段と、その比較結果が全て一致したかを判別する手段と、全て一致した場合に代表1ビットを出力し不一致では固有のデータ1ビットを出力する手段とを備えている。

請求項（抜粋）：

多ビット幅(mビット幅)で読み書きが可能なメモリであって検査時に少ビット幅(qビット幅)で並列に読み書きするビット数(q)で分割した複数の分割メモリブロックと、この複数の分割メモリブロック毎に設けられて少ビット幅の各1ビットを割り付け、前記分割メモリブロック毎に少ビットデータの各ビットを拡張しかつ前記分割メモリブロック毎にm/qビット幅で入力データを書き込む手段と、この手段により書き込まれた前記分割メモリブロックごとに設けられて前記分割メモリブロックより読み出したm/qビット幅のデータ毎に各ビットを比較する手段と、前記分割メモリブロックの比較結果が全て一致したかを判別する手段と、前記判別結果により全て一致した場合に前記分割メモリブロック毎に代表1ビットを出力し不一致の場合は固有のデータ1ビットを出力する手段とを備えた半導体記憶装置の並列テスト回路装置。

IPC (2件)：

G11C 29/00 671 ,  G01R 31/28

FI (3件)：

G11C 29/00 671 R ,  G01R 31/28 B ,  G01R 31/28 V

引用特許：

審査官引用 (2件)

• 半導体メモリ素子
  公報種別：公開公報   出願番号：特願平4-112749   出願人：株式会社日立製作所
• 多数のメモリ用BISTテスタ
  公報種別：公開公報   出願番号：特願平8-045190   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション