特許
J-GLOBAL ID：200903020705347880
タイミング校正装置
発明者：
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出願人/特許権者：
代理人 (1件)：
小沢 信助
公報種別：公開公報
出願番号（国際出願番号）：特願平5-070158
公開番号（公開出願番号）：特開平6-281704
出願日： 1993年03月29日
公開日（公表日）： 1994年10月07日
要約：
【要約】【目的】 自動的にタイミング校正を行えるタイミング校正装置を実現することを目的にする。【構成】 本装置は、2以上のドライバと、コンパレータと、被試験対象が入力する信号を遅延する第1の遅延部と、コンパレータが出力する信号をラッチするラッチ回路と、ドライバに信号を出力し、ラッチ回路にストローブ信号を出力し、ラッチ回路の出力を入力し、第1の遅延部の遅延量を制御し、タイミング校正を行うコントローラと、被試験対象までの遅延時間の2倍の遅延をさせるケーブルと、各ドライバからの信号を選択し、コンパレータに選択した信号を出力するチャンネル選択回路と、ドライバの1つからの信号を、ケーブルの一端に入力させる第1のスイッチと、ケーブルからの出力信号をコンパレータに出力する第2のスイッチと、を設け、チャンネル選択回路で選択された信号経路の遅延時間を、ケーブルの遅延時間に基づいて補正できるようにしたことを特徴とするものである。
請求項（抜粋）：
被試験対象に信号を出力する少なくとも2以上のドライバと、前記被試験対象が出力する信号を入力する1つのコンパレータと、前記被試験対象が入力する信号を遅延する第1の遅延部と、前記コンパレータが出力する信号をラッチするラッチ回路と、前記ドライバに信号を出力し、前記ラッチ回路にストローブ信号を出力し、ラッチ回路の出力を入力し、前記第1の遅延部の遅延量を制御し、タイミング校正を行うコントローラと、前記被試験対象を試験するときに用いる所定信号経路で発生する遅延時間に応じた遅延時間を有する遅延素子と、前記各ドライバからの信号を選択し、前記コンパレータに選択した信号を出力するチャンネル選択回路と、前記ドライバの1つからの信号を、前記遅延素子の一端に入力させる第1のスイッチと、前記遅延素子からの出力信号を前記コンパレータに出力する第2のスイッチと、を設け、前記チャンネル選択回路で選択された信号経路の遅延時間を、前記遅延素子の遅延時間に基づいて補正できるようにしたことを特徴とするタイミング校正装置。
引用特許：
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