特許

J-GLOBAL ID：200903020708515546

半導体装置及びその製造方法

発明者： 伊藤 貴敏
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-360241
公開番号（公開出願番号）：特開2001-176983
出願日： 1999年12月20日
公開日（公表日）： 2001年06月29日
要約：

【要約】【課題】 同一半導体基板上に異なる膜厚のゲート酸化膜を形成する場合、ゲート酸化膜を複数回のゲート酸化工程で形成すると、1回のゲート酸化で形成された酸化膜に比較し、ゲート酸化膜の信頼性が低下する。【解決手段】 半導体基板1上に分離酸化膜2を形成し、次に半導体基板1の表面を全面に酸化し、第1のトランジスタ領域3及び第2のトランジスタ領域4に第1のゲート酸化膜5を形成する。次に第1のトランジスタ領域3のみフォトレジスト6で覆い、第2のトランジスタ領域4に存在する第1のゲート酸化膜5の表面をエッチングし、薄い第2のゲート酸化膜7を形成する。次にフォトレジスト6を除去することで、第1のトランジスタ領域3には厚い第1のゲート酸化膜5、第2のトランジスタ領域には薄い第2のゲート酸化膜7が形成できる。ここでは、第1のゲート酸化膜5及び第2のゲート酸化膜7は共に1回の酸化で形成しており、信頼性の高いゲート酸化膜の形成が可能である。

請求項（抜粋）：

半導体基板上の複数の領域にそれぞれ厚さの異なるゲート酸化膜を有する半導体装置において、前記各ゲート酸化膜はそれぞれ前記半導体基板の表面を1回の酸化処理により形成した酸化膜で構成されていることを特徴とする半導体装置。

IPC (5件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 21/316 ,  H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 21/316 S ,  H01L 27/08 102 B ,  H01L 27/10 681 F

Fターム (17件)：

5F048AA07 ,  5F048AB01 ,  5F048AC01 ,  5F048BA01 ,  5F048BB05 ,  5F048BB16 ,  5F058BA20 ,  5F058BC02 ,  5F058BF62 ,  5F058BF63 ,  5F058BJ01 ,  5F058BJ10 ,  5F083JA02 ,  5F083JA32 ,  5F083PR05 ,  5F083PR36 ,  5F083ZA07

引用特許：

審査官引用 (2件)

• 特開平2-284461
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-338131   出願人：ソニー株式会社