特許
J-GLOBAL ID：200903020785028992
ディジタル変調用ナイキストフィルタ
発明者：
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出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-004633
公開番号（公開出願番号）：特開平5-300179
出願日： 1993年01月14日
公開日（公表日）： 1993年11月12日
要約：
【要約】 (修正有)【目的】 ディジタル変調用ナイキストフィルタに関するもので、小容量のリードオンリーメモリー(以下ROMと略す)で構成することを可能とし、かつ、バースト制御を可能とし、IC化に適したディジタル変調用ナイキストフィルタを提供する事。【構成】 ROM7a〜7c及びROM8にインパルス応答波形を分割して記憶し、ROM7a〜7cのアドレスをセレクタ3a〜3cと排他的論理和回路6により設定し、ROM8のアドレスをシフトレジスタ2とサンプリングカウンタ4により設定し、各ROMの出力を加算器9で合成する構成により、ROM容量を大幅に低減できる。一方、シフトレジスタ41のバースト制御信号を用いて、バースト立上がり/下がり制御回路50、及びバーストマスク回路45によりバースト制御することで、時分割多重伝送方式に適し、かつIC化に適したディジタル変調用ナイキストフィルタを得られる。
請求項（抜粋）：
入力ビット列をシリアル/パラレル変換し、パラレルにnビットのインパルス信号を発生させるインパルス発生回路と、前記インパルス発生回路が出力したn×mビット(mは3以上の奇数)のインパルス信号をnビットを1つの群としてm個のnビット群を保持し、nビットのインパルス信号のパラレル入力毎に一群ずつシフトし、各群毎にnビットのインパルス信号をパラレル出力するシフトレジスタと、サンプリング速度の2倍の速度を持つクロック信号を発生させるクロック信号発生回路と、前記シフトレジスタの第k群と第(m+1)-k群(ただし、k:1、2、...、(m-1)/2)の出力(ただし、中央の第(m+1)/2群の出力は除く)をクロック速度で選択する複数のセレクタと、前記クロック信号を1/2分周したクロック速度でサンプリングするiビット構成のサンプリングカウンタと、前記サンプリングカウンタの出力をクロック速度で交互に反転させる排他的論理和回路と、前記セレクタの出力を上位入力アドレス、前記排他的論理和回路の出力を下位入力アドレスとする少なくとも1個以上の第1のリードオンリーメモリーと、前記シフトレジスタの第(m+1)/2群の出力を上位入力アドレス、前記サンプリングカウンタの出力を下位入力アドレスとする第2のリードオンリーメモリーと、前記第1、第2のリードオンリーメモリーの出力を合成する加算器と、前記加算器の出力をディジタル/アナログ変換し、アナログ出力するディジタル/アナログコンバータとを具備するディジタル変調用ナイキストフィルタ。
IPC (4件)：
H04L 27/00
, H03H 17/00
, H03H 17/06
, H04L 27/20
