プロセッサに関連する方法と、その方法に基づく機能に適合したプロセッサ

発明者： , ,
出願人/特許権者：
代理人 (1件)：浅村皓 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-524727
公開番号（公開出願番号）：特表2001-526422
出願日： 1998年12月09日
公開日（公表日）： 2001年12月18日
要約：

【要約】本発明は、いわゆる二重プロセッサ・モードで互いに並列して動作する第1(11)および第2(11’)計算ユニットを有するプロセッサの中に読み込まれる命令に属するデータ・ワードのビット誤りチェックで利用可能な情報を利用する方法に関する。このプロセッサ構造はまた読み込みデータ内の起こりうるビット誤りを連続的にチェックすることを意図した第3および第4計算ユニット(13,13’)と、並列動作ユニット(11,11’)からの出力データを比較するための比較器(14)と、比較器(14)内で出力データ間の差が検出された際にどちらの計算ユニットが正しい出力データを出したかを判定するように適合された診断ユニット(15)と、そしてプロセッサ構造(1)からの出力データが正しい出力データを出した計算ユニットから出されるよう制御するように適合された制御ユニット(16)とを含む。プロセッサは出力データ間の差が比較器内で検出された時に単一プロセッサ・モードに切り替わる。プロセッサが二重プロセッサ・モードで動作している時はデータ・ワードは起こりうるビット誤りを訂正することなくそれぞれの計算ユニット(11,11’)の中に直接読み込まれ、第3および第4計算ユニット(13,13’)からの情報は診断ユニット(15)内での前記判定を行うために使用される。ビット誤り制御およびビット誤り訂正はプロセッサが単一プロセッサ・モードで動作中は既知の方法で使用される。

請求項（抜粋）：

プロセッサの中に読み込まれる命令に属するデータ・ワード内のビット誤りチェックを行う際に利用できる情報を使用する方法であって、前記プロセッサは互いに並列動作する第1および第2計算ユニットと、前記第1計算ユニットの中に第1データ・ワードを読むように適合された第1読み込みユニットと、前記第2計算ユニットの中に第2データ・ワードを読むように適合された第2読み込みユニットと、前記第1計算ユニットの中に読み込まれた前記第1データ・ワード内の前記ビット誤りチェックを連続的に実行するように適合された第3計算ユニットと、前記第2計算ユニットの中に読み込まれた前記第2データ・ワード内の前記ビット誤りチェックを連続的に実行するように適合された第4計算ユニットと、その中で前記並列動作計算ユニットからの出力データが比較される比較器と、比較器が前記出力データ内に差を検出したときにどちらの計算ユニットから正しい出力データが出されかを判定するように適合された診断ユニットと、そしてプロセッサ構造出力データが正しい出力データを出した計算ユニットから出されるように制御するように適合された制御ユニットとを含み、ここで前記2つの並列動作計算ユニットは比較器が前記出力データ内に差を検出した際に前記判定の結果を待ち、その後正しい出力データを出した計算ユニットが前記判定の結果が得られた後に動作を継続し、一方正しくない出力データを出した計算ユニットは停止されスタートアップ・ルーチンに入り、その中で前記停止中計算ユニットは未だ動作中の計算ユニットと同期が取られ、その後前記停止中計算ユニットは停止されなかった計算ユニットと並列動作をするために再スタートされる前記方法であって、前記第1および第2計算ユニットが互いに並列動作している際に、前記データ・ワードがそれぞれの第1および第2計算ユニットに起こりうるビット誤りを訂正せずに直接読み込まれ;前記情報が前記判定プロセスで使用されることを特徴とする前記方法。

IPC (2件)：

G06F 11/18 310 , G06F 11/10 330

FI (2件)：

G06F 11/18 310 C , G06F 11/10 330 Z

Fターム (4件)：

5B001AB02 , 5B001AD01 , 5B034AA02 , 5B034CC01

引用特許：

審査官引用 (7件)

特開平4-149742
特開平4-149742
特公昭60-051136

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