特許
J-GLOBAL ID：200903020881482955

応答制御回路

発明者：
前平 政行

前平 政行 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 河野 登夫
公報種別：公開公報
出願番号（国際出願番号）：特願平5-229269
公開番号（公開出願番号）：特開平7-084945
出願日： 1993年09月14日
公開日（公表日）： 1995年03月31日
要約：
【要約】【目的】 コンピュータと、そのSバスを制御する機能を有しないデバイスとの間に介装して、インターフェイスを整合させることによりシステム全体の処理能力を高速とする応答制御回路を提供する。【構成】 バス幅設定回路201 及び遅延時間設定回路202 に予めバス幅情報及び遅延時間情報を設定しておく。そしてCPU 1からのアクセス時において、予め設定したバス幅情報と遅延時間情報とにより、応答信号生成回路203 が適正なタイミングにおいて適正なバス幅の応答信号を生成し、出力制御信号生成回路204がバス幅情報がある場合に応答信号を出力するよう制御する制御信号を生成する。そして出力回路205 は制御信号に基づいて応答信号を出力し、CPU 1の命令に応答する。
請求項（抜粋）：
コンピュータ(1)にバス(3,4,8,9)を介して接続されたデバイス(5,6,7)がコンピュータ(1)からの命令に応答するタイミングを制御し、コンピュータ(1)からの命令に応答する応答制御回路であって、使用するバス(9)のビット数を設定しておくバス幅設定回路(201) と、命令に対する応答を所定の時点から遅延させる遅延時間を設定しておく遅延時間設定回路(202) と、バス幅設定回路(201) の設定内容及び遅延時間設定回路(202)の設定内容に応じた応答信号を生成する応答信号生成回路(203) とを備えたことを特徴とする応答制御回路。
IPC (3件)：
G06F 13/42 320 ,  G06F 13/36 310 ,  H04L 7/00
引用特許：
出願人引用 (2件)

前のページに戻る

TOP

BOTTOM