フラッシュ・イーピーロム集積回路構造

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出願人/特許権者： ,
代理人 (1件)：長谷川和音
公報種別：公表公報
出願番号（国際出願番号）：特願平8-510133
公開番号（公開出願番号）：特表平9-506203
出願日： 1994年09月13日
公開日（公表日）： 1997年06月17日
要約：

【要約】結果として高密度のセグメンタブルなフラッシュ・イーピーロム・チップとなる、コンタクト・レスのフラッシュ・イーピーロム・セル及びアレイ・デザイン並びにその製造方法。前記フラッシュ・イーピーロム・セルは、ドレイン・ソース・ドレイン構成を基本としており、1つのソース拡散が、2つのトランジスタ・コラムに共有されている。モジュールは,フラッシュ・イーピーロム・セルの少なくともM個の列及び2Nコラムを有するメモリ・アレイを含んでいる。それぞれフラッシュ・イーピーロム・セルのM個の列の1つのフラッシュ・イーピーロム・セルに接続されたM本のワード線及びN本の総括ビツト線が含まれている。データ入出力回路が、メモリ・アレイの読取り,書き込みのために、N本の総括ビツト線に接続されている。セクタ回路が、フラッシュ・イーピーロム・セルの2Nコラム及びN本の総括ビツト線に接続され、2Nコラムの2つのコラムを、N本の総括ビツト線のそれぞれに選択的に接続できるようになっており、従って、データ入出力回路による、フラッシュ・イーピーロム・セルの2Nコラムへのアクセスは、N本の総括ビツト線を介してなされるようになっている。半導体基板は、第1導電タイプの基板領域、第2導電タイプの基板中の第1ウエル及び第1ウエル中の第1導電タイプの第2ウエルを有している。フラッシュ・イーピーロム・セルは、第2ウエル中に作られ、セル中の浮遊ゲートへのチャージ操作中は、負の電位が、ソース及びドレインの少くとも1つに、印加されるようになっている。

請求項（抜粋）：

半導体基板上のフラッシュ・イーピーロム・集積回路モジュールで; フラッシュ・イーピーロム・セルの少なくともM行及び少なくとも2Nコラムを含むメモリ・アレイと; 前記フラッシュ・イーピーロム・セルのM行の中の1つの前記フラッシュ・イーピーロム・セルのそれぞれに接続されるM本のワード線と; N本の総括ビット線と; 前記N本の総括ビット線に接続されるデータ入出力回路で、前記メモリ・アレイ中のデータを読み出し、書込みできるものと; フラッシュ・イーピーロム・セルの前記2Nコラム及びN本の総括ビット線に接続される選択回路で、前記2Nコラムの2コラムを、前記N本の総括ビット線のそれぞれに選択的に接続するするようになっており、そのために、前記データ入出力回路によるフラッシュ・イーピーロム・セルの前記2Nコラムへのアクセスが、前記N本の総括ビット線を介してなされるようになっているものと; から構成されている集積回路モジュール。

IPC (5件)：

G11C 16/02 , H01L 21/8247 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (3件)：

G11C 17/00 307 A , H01L 29/78 371 , H01L 27/10 434

引用特許：

出願人引用 (1件)

不揮発性記憶装置
公報種別：公開公報出願番号：特願平3-218425 出願人：ソニー株式会社

審査官引用 (1件)

不揮発性記憶装置
公報種別：公開公報出願番号：特願平3-218425 出願人：ソニー株式会社

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