特許
J-GLOBAL ID：200903021388980462
表示用半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴木 晴敏
公報種別：公開公報
出願番号（国際出願番号）：特願平8-337564
公開番号（公開出願番号）：特開平10-161157
出願日： 1996年12月03日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】 表示用半導体装置において画像信号を入力する為のビデオラインを低抵抗化し周波数特性の改善を図る。【解決手段】 表示用半導体装置は行状に配列したゲート配線1と、列状に配列した信号配線2と、両配線1,2の交差部に各々形成された薄膜トランジスタ3と各薄膜トランジスタ3に接続した画素電極4と各薄膜トランジスタ3を外光から遮閉するようにパタニング形成された金属遮光膜5とを備えている。又、行状に並列され画像信号を入力する複数本の入力配線6とこれを信号配線2に結線する接続配線7とを備えている。接続配線7は列状に配列しており、行状に並列した複数本の入力配線6に交差している。この接続配線7は金属遮光膜5と同一層でパタニング形成されており、低抵抗化が可能になるとともに、成膜プロセスの追加を必要としない。
請求項（抜粋）：
行状に配列したゲート配線と、列状に配列した信号配線と、両配線の交差部に各々形成された薄膜トランジスタと、各薄膜トランジスタに接続した画素電極と、各薄膜トランジスタを外光から遮閉するようにパタニング形成された金属遮光膜と、行状に並列され画像信号を入力する複数本の入力配線と、該入力配線と該信号配線を互いに結線する接続配線とを備えた表示用半導体装置であって、前記接続配線は列状に配列しており該行状に並列した複数本の入力配線に交差するとともに、該金属遮光膜と同一層でパタニング形成されていることを特徴とする表示用半導体装置。
IPC (2件)：
G02F 1/136 500
, G09F 9/30 330
G02F 1/136 500
, G09F 9/30 330 Z
