特許

J-GLOBAL ID：200903021571621480

半導体装置及びその製造方法

発明者： 甲斐田 昌宏
出願人/特許権者： ソニー株式会社
代理人 (1件)： 内野 美洋 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-020763
公開番号（公開出願番号）：特開2003-224264
出願日： 2002年01月29日
公開日（公表日）： 2003年08月08日
要約：

【要約】【課題】 パターンニング技術によって形成可能な最小の幅よりもさらに細幅のゲート電極を有する半導体装置及びその製造方法を提供する。さらに、ゲート電極の細小化にともなってLDD構造のサイドウォール厚みを可変とした半導体装置及びその製造方法を提供する。【解決手段】 半導体基板上にゲート電極形成膜とゲート電極カバー膜とを成膜し、同ゲート電極カバー膜をパターンニングして形成したゲート電極カバーをマスクとして異方性エッチングによりゲート電極形成膜をエッチングしてゲート電極を形成した後、さらに、等方性エッチングによりゲート電極側面をエッチングして、ゲート電極をゲート電極カバーよりも細幅とする。その後、サイドウォール膜を成膜して異方性エッチングを行ない、細幅となったゲート電極より突出したゲート電極カバーの突出部により、同突出部の突出量だけ厚くしたサイドウォールを形成する。

請求項（抜粋）：

半導体基板上に成膜した通電性を有する導通体形成膜の上面に導通体カバー膜を成膜し、同導通体カバー膜をパターンニングして形成した導通体カバーをマスクとして導通体形成膜をエッチングすることにより導通体を形成した半導体装置であって、導通体は、パターンニング形成した導通体カバーよりも細幅としていることを特徴とする半導体装置。

IPC (5件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/43

FI (4件)：

H01L 29/78 301 G ,  H01L 29/62 G ,  H01L 29/78 301 Y ,  H01L 27/08 102 C

Fターム (54件)：

4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD43 ,  4M104DD64 ,  4M104DD65 ,  4M104DD66 ,  4M104DD67 ,  4M104DD91 ,  4M104EE03 ,  4M104EE05 ,  4M104EE09 ,  4M104EE16 ,  4M104EE17 ,  4M104FF14 ,  4M104GG09 ,  4M104HH14 ,  5F048AA01 ,  5F048AA08 ,  5F048AC01 ,  5F048AC03 ,  5F048BB03 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BB15 ,  5F048BC06 ,  5F048DA25 ,  5F048DA27 ,  5F140AA00 ,  5F140AA01 ,  5F140AA23 ,  5F140AA39 ,  5F140AB03 ,  5F140BA01 ,  5F140BF01 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG20 ,  5F140BG22 ,  5F140BG28 ,  5F140BG38 ,  5F140BG45 ,  5F140BG49 ,  5F140BG52 ,  5F140BG53 ,  5F140BH15 ,  5F140BK01 ,  5F140CE13

引用特許：

審査官引用 (2件)

• 特開平3-101237
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-311179   出願人：株式会社リコー