特許
J-GLOBAL ID：200903021622680826
半導体メモリの制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
山口 邦夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-243335
公開番号（公開出願番号）：特開平7-098989
出願日： 1993年09月29日
公開日（公表日）： 1995年04月11日
要約：
【要約】【目的】ワード線電源の負荷を軽減しワード線電圧の立ち上がりを速くして高速アクセスを可能にする。【構成】セクション化された複数のメモリアレイ(図ではM0のみ)と、これに対して共通なメインワード線MWL用のメインデコーダと、メモリアレイに設けられたメモリセルSLをアクティブ状態とするための分割ワード線SWLと、特定の分割ワード線を選択するためのサブデコーダ32Aとで構成され、メインデコーダとサブデコーダ32AとでメモリアレイM0における特定の分割ワード線SWLのみが選択的に立ち上げられる。特定のメモリアレイのみが選択されるためメインワード線に対する負荷がこの例では1/4になってワード線電位の立ち上がりが急峻となってそれだけアクセスタイムが速くなる。
請求項（抜粋）：
複数のメモリセルで構成され、それぞれに所定ビット数のI/Oポートを持つ複数のメモリアレイと、これらメモリアレイに対して共通に設けられたメインワード線用のメインデコーダと、それぞれのメモリアレイに設けられた上記メモリセルをアクティブ状態とするための分割ワード線と、特定の分割ワード線を選択するためにそれぞれのメモリアレイに設けられたサブデコーダとで構成され、上記メインデコーダとサブデコーダとで特定のメモリアレイにおける特定の分割ワード線のみが選択的に立ち上げられるようになされたことを特徴とする半導体メモリの制御回路。
引用特許：
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