特許
J-GLOBAL ID：200903021652992113
バッファー回路及びこれを利用したアクティブマトリックス表示装置
発明者：
,
出願人/特許権者：
代理人 (2件)：
三好 秀和
, 三好 保男
公報種別：公開公報
出願番号（国際出願番号）：特願2003-308477
公開番号（公開出願番号）：特開2004-260788
出願日： 2003年09月01日
公開日（公表日）： 2004年09月16日
要約：
【課題】バッファー回路に流れる静的電流を除去して消費電力を減らすことができるバッファー回路を提供する。【解決手段】バッファー回路は4個のインバータ(INV2-INV4)を含み、インバータ(INV2-INV4)は各々ハイレベルの電源(VDD)とローレベルの電源(VSS)の間に直列に接続されたPMOSトランジスタ対を3対[(M1、M2)、(M3、M4)、(M5、M6)]含み、これら各対の接続点が各々インバータ(INV2-INV4)の出力(Vout2、Vout3、Vout)になる。入力(Vin)がハイレベルであればトランジスタ(M5、M6)が各々導通及び遮断され、バッファー回路の出力(Vout)はVDDになる。入力(Vin)がローレベルになった瞬間、トランジスタ(M2)によってVout2がプルダウンされてトランジスタ(M6)が導通し、トランジスタ(M1、M4)が遮断されて、キャパシタ(C1)に電圧が充電され、トランジスタ(M2)は、ソース電圧低下により遮断される。【選択図】図1
請求項（抜粋）：
第1電源線と第1ノードの間に電気的に接続される第1トランジスタと、
前記第1ノードと第2電源線の間に電気的に接続される第2トランジスタと、
前記第1電源線と第2ノードの間に電気的に接続される第3トランジスタと、
前記第2ノードと前記第2電源線の間に電気的に接続される第4トランジスタと、
前記第1電源線と出力端の間に電気的に接続される第5トランジスタと、
前記出力端と前記第2電源線の間に電気的に接続される第6トランジスタとを含み、
第1電源線には第1レベルの第1電圧が供給され、
第2電源線には第2レベルの第2電圧が供給され、
第1トランジスタのゲートに第1信号と論理的に反対の第2信号が入力され、
第2トランジスタのゲートに前記第1信号が入力され、
第3トランジスタのゲートが前記第1ノードに接続され、
第4トランジスタのゲートに前記第2信号が入力され、
第5トランジスタのゲートが前記第2ノードに接続され、
第6トランジスタのゲートは前記第1ノードに接続され、
第6トランジスタのゲートと前記出力端の間にキャパシタンス成分が形成されていることを特徴とするバッファー回路。
IPC (6件)：
H03K17/16
, H03F1/56
, H03K17/00
, H03K17/687
, H03K19/0175
, H03K19/0944
H03K17/16 L
, H03F1/56
, H03K17/00 M
, H03K17/687 F
, H03K19/00 101F
, H03K19/094 A
5J055AX12
, 5J055AX27
, 5J055BX09
, 5J055BX16
, 5J055CX29
, 5J055DX22
, 5J055DX56
, 5J055DX72
, 5J055DX73
, 5J055DX83
, 5J055EX02
, 5J055EY10
, 5J055EY21
, 5J055EZ00
, 5J055EZ07
, 5J055EZ18
, 5J055EZ20
, 5J055EZ22
, 5J055FX18
, 5J055FX19
, 5J055FX27
, 5J055FX37
, 5J055GX01
, 5J055GX02
, 5J055GX04
, 5J056AA05
, 5J056BB17
, 5J056BB19
, 5J056CC00
, 5J056CC18
, 5J056CC21
, 5J056CC29
, 5J056DD13
, 5J056DD26
, 5J056DD51
, 5J056EE06
, 5J056EE15
, 5J056FF08
, 5J056GG08
, 5J056GG09
, 5J056GG13
, 5J056KK01
, 5J500AA01
, 5J500AA45
, 5J500AC36
, 5J500AF15
, 5J500AH10
, 5J500AH25
, 5J500AH29
, 5J500AK04
, 5J500AK33
, 5J500AM08
, 5J500AM22
, 5J500AS08
, 5J500AT01
, 5J500AT06
出願人引用 (6件)
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審査官引用 (6件)
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