特許
J-GLOBAL ID：200903021670053663

メモリコントローラ

発明者：
川▲崎▼ 健一

川▲崎▼ 健一 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2004-296469
公開番号（公開出願番号）：特開2006-107352
出願日： 2004年10月08日
公開日（公表日）： 2006年04月20日
要約：
【課題】DDRSDRAM仕様において、データストローブ信号の信号不定状態に影響されることのないメモリコントローラを提供することを目的とする。【解決手段】メモリコントローラは、データストローブ信号の受信端に結合されデータストローブ信号を遅延した第1のタイミング信号を出力する遅延回路と、遅延回路の出力とデータ信号の受信端とに結合されデータ信号を第1のタイミング信号に応答して取り込む第1のフリップフロップと、遅延回路の出力に結合され第1のタイミング信号を処理した第2のタイミング信号を出力する信号確定状態維持回路と、信号確定状態維持回路の出力とデータ信号の受信端とに結合されデータ信号を第2のタイミング信号に応答して取り込む第2のフリップフロップを含み、信号確定状態維持回路は第1のタイミング信号が不定状態となってから所定の時間の間は第2のタイミング信号の確定状態を維持する。【選択図】図5
請求項（抜粋）：
データストローブ信号の受信端に結合され該データストローブ信号を遅延した第1のタイミング信号を出力する遅延回路と、 該遅延回路の出力とデータ信号の受信端とに結合され該データ信号を該第1のタイミング信号に応答して取り込む第1のフリップフロップと、 該遅延回路の該出力に結合され該第1のタイミング信号を処理した第2のタイミング信号を出力する信号確定状態維持回路と、 該信号確定状態維持回路の出力と該データ信号の該受信端とに結合され該データ信号を該第2のタイミング信号に応答して取り込む第2のフリップフロップ を含み、該信号確定状態維持回路は該第1のタイミング信号が不定状態となってから所定の時間の間は該第2のタイミング信号の確定状態を維持することを特徴とするメモリコントローラ。
IPC (1件)：
G06F 12/00
FI (3件)：
G06F12/00 564A ,  G06F12/00 564D ,  G06F12/00 597D
Fターム (1件)：
5B060CC01
引用特許：
出願人引用 (1件) 審査官引用 (2件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平11-019831   出願人：日本電気アイシーマイコンシステム株式会社
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願2000-306775   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ

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