特許
J-GLOBAL ID：200903021749540977

半導体装置及びその製造方法

発明者：
青山 正明

青山 正明 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について

, 
富士通ヴィエルエスアイ株式会社

富士通ヴィエルエスアイ株式会社 について


代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平11-285303
公開番号（公開出願番号）：特開2001-110810
出願日： 1999年10月06日
公開日（公表日）： 2001年04月20日
要約：
【要約】【課題】 微細化した配線を形成する場合であっても、ゲート絶縁膜の破壊を防止しうる半導体装置及びその製造方法を提供する。【解決手段】 下地基板10上にゲート絶縁膜24を介して形成されたゲート電極26を有するトランジスタ28aと、トランジスタ上及び下地基板上に形成された絶縁膜30と、絶縁膜上に、第1の間隔d1で互いに離間して形成された複数の第1の配線40a、40bと、第1の配線のいずれかから第1の間隔とほぼ等しい第2の間隔d2で離間して形成された第2の配線42とを有し、第1の配線のいずれかは、第1のゲート電極に電気的に接続されており、第2の配線は、下地基板に電気的に接続されている。
請求項（抜粋）：
下地基板上に第1のゲート絶縁膜を介して形成された第1のゲート電極を有する第1のトランジスタと、前記第1のトランジスタ上及び前記下地基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に、第1の間隔で互いに離間して形成された複数の第1の配線と、前記第1の配線のいずれかから前記第1の間隔とほぼ等しい第2の間隔で離間して形成された第2の配線とを有し、前記第1の配線のいずれかは、前記第1のゲート電極に電気的に接続されており、前記第2の配線は、前記下地基板に電気的に接続されていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/3205 ,  H01L 29/78
FI (2件)：
H01L 21/88 Z ,  H01L 29/78 301 X
Fターム (18件)：
5F033HH08 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK04 ,  5F033KK08 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ11 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR15 ,  5F033SS11 ,  5F033VV01 ,  5F033XX00 ,  5F040EC07 ,  5F040EJ01 ,  5F040EK01
引用特許：
審査官引用 (3件)

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