特許
J-GLOBAL ID：200903021874927310
DRAMおよびその製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2000-052244
公開番号（公開出願番号）：特開2001-244433
出願日： 2000年02月24日
公開日（公表日）： 2001年09月07日
要約：
【要約】【課題】 メモリセルのレイアウト面積を節約して、集積度を増加させることができるDRAMおよびその製造方法を提供すること。【解決手段】 基板500にトレンチを形成し、このトレンチ部分にトレンチキャパシタ400a,400bと、垂直トランジスタを上下に配置して形成する。
請求項（抜粋）：
基板にトレンチを形成する工程と、前記トレンチ中に十分に深く、保存電極とキャパシタ誘電体膜と上電極からなるトレンチキャパシタを形成する工程と、前記トレンチ中に前記上電極に導通接続して第1ポリシリコン膜を形成し、この第1ポリシリコン膜と隣接する基板側壁にドーピング領域を垂直トランジスタのソースとして形成する工程と、前記トレンチ中に前記第1ポリシリコン膜と絶縁して、かつゲート酸化膜により基板側壁と絶縁してゲートとしての第2ポリシリコン膜を形成する工程と、前記第2ポリシリコン膜より上の基板表面部分にドーピングにより垂直トランジスタのコモンドレインを形成する工程と、前記基板上にワード線を前記コモンドレインと平行の方向で、かつ前記トレンチキャパシタ上にて形成し、ゲート接触窓により前記第2ポリシリコン膜と導通接続する工程と、前記基板上にビット線を前記ワード線と垂直の方向で形成し、ビット線接触窓により前記コモンドレインと導通接続する工程とを具備することを特徴とするDRAMの製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 625 A
, H01L 27/10 671 A
5F083AD04
, 5F083AD17
, 5F083AD60
, 5F083GA09
, 5F083JA35
, 5F083JA39
, 5F083JA53
, 5F083KA01
, 5F083KA05
