特許
J-GLOBAL ID：200903021889391580

半導体装置及びその作製方法

発明者：
笹川 慎也

笹川 慎也 について

, 
倉田 求

倉田 求 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2007-065947
公開番号（公開出願番号）：特開2008-227320
出願日： 2007年03月15日
公開日（公表日）： 2008年09月25日
要約：
【課題】歩留まり良く製造することができ、特性のばらつきを抑制することができる半導体装置の構造及び製造技術を提供する。【解決手段】島状の半導体層を形成し、該半導体層上に酸化膜を用いて第1絶縁層を形成し、該第1絶縁層上に窒化膜を用いて第2絶縁層を形成し、半導体層上に、第1絶縁層及び第2絶縁層を介してゲート電極を形成し、該ゲート電極を覆うように酸化膜を用いて第3絶縁層を形成し、第3絶縁層を選択的にエッチングして、ゲート電極の側面にサイドウォール絶縁層を形成する。【選択図】図1
請求項（抜粋）：
島状の半導体層を形成し、 前記半導体層上に酸化膜を用いて第1絶縁層を形成し、 前記第1絶縁層上に窒化膜を用いて第2絶縁層を形成し、 前記半導体層上に、前記第1絶縁層及び前記第2絶縁層を介してゲート電極を形成し、 前記ゲート電極を覆うように酸化膜を用いて第3絶縁層を形成し、 前記第3絶縁層を選択的にエッチングして、前記ゲート電極の側面にサイドウォール絶縁層を形成することを特徴とする半導体装置の作製方法。
IPC (2件)：
H01L 29/786 ,  H01L 21/336
FI (4件)：
H01L29/78 617K ,  H01L29/78 616A ,  H01L29/78 617T ,  H01L29/78 627B
Fターム (70件)：
5F110AA30 ,  5F110BB02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD04 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF05 ,  5F110FF09 ,  5F110FF25 ,  5F110FF26 ,  5F110FF27 ,  5F110FF28 ,  5F110FF29 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG12 ,  5F110GG13 ,  5F110GG22 ,  5F110GG25 ,  5F110GG32 ,  5F110GG34 ,  5F110GG43 ,  5F110GG44 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK32 ,  5F110HK33 ,  5F110HK40 ,  5F110HL01 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL05 ,  5F110HL08 ,  5F110HL11 ,  5F110HL23 ,  5F110HL24 ,  5F110HM15 ,  5F110NN02 ,  5F110NN22 ,  5F110NN23 ,  5F110NN27 ,  5F110NN34 ,  5F110NN35 ,  5F110PP01 ,  5F110PP02 ,  5F110PP03 ,  5F110QQ09 ,  5F110QQ11 ,  5F110QQ16
引用特許：
出願人引用 (5件)
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審査官引用 (4件)
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