特許
J-GLOBAL ID：200903021896832150

半導体素子の製造方法

発明者：
河島 朋之

河島 朋之 について


出願人/特許権者：
富士電機ホールディングス株式会社

富士電機ホールディングス株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2003-376765
公開番号（公開出願番号）：特開2005-142336
出願日： 2003年11月06日
公開日（公表日）： 2005年06月02日
要約：
【課題】高アスペクト比のトレンチをエピタキシャル層で埋めるプロセスをおこなわずに、空隙や結晶欠陥がなく、深さ方向に均一な不純物濃度プロファイルを有するエピタキシャル層よりなる繰り返しpn接合構造を作製すること。【解決手段】n型半導体基板1の表面上にp型エピタキシャル層2をエピタキシャル成長させる。異方性エッチングによりp型エピタキシャル層2の一部を除去して、柱状のp型半導体領域3を形成する。柱状のp型半導体領域3の幅は、その高さよりも小さい。柱状のp型半導体領域3のピッチは、柱状のp型半導体領域3の幅よりも大きい。柱状のp型半導体領域3およびn型半導体基板1の上にn型エピタキシャル層4をエピタキシャル成長法させる。そして、n型エピタキシャル層4の、柱状のp型半導体領域3上の部分を除去することにより、繰り返しpn接合構造を作製する。【選択図】 図1
請求項（抜粋）：
第1の半導体層の表面上に第1導電型の第2の半導体層をエピタキシャル成長させる工程と、 前記第2の半導体層の一部を除去して前記第1の半導体層の一部を露出させるとともに前記第2の半導体層を複数の柱状に残す工程と、 前記第1の半導体層の露出面から第2導電型の第3の半導体層をエピタキシャル成長させて、前記第2の半導体層が除去された部分を該第3の半導体層で埋める工程と、 を含むことを特徴とする半導体素子の製造方法。
IPC (5件)：
H01L21/20 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78
FI (6件)：
H01L21/20 ,  H01L29/06 301D ,  H01L29/78 652H ,  H01L29/78 658E ,  H01L29/78 658G ,  H01L29/91 B
Fターム (4件)：
5F052JA01 ,  5F052JA05 ,  5F052JA07 ,  5F052KA05
引用特許：
出願人引用 (4件)
  • 特公平2-54661号公報
  • 米国特許第5216275号明細書
  • 半導体基板とその製造方法
    公報種別：公開公報   出願番号：特願2000-268960   出願人：株式会社デンソー
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