特許
J-GLOBAL ID：200903021925775102

薄膜トランジスタ表示板及びその製造方法

発明者：
金 相 洙

金 相 洙 について

, 
金 東 奎

金 東 奎 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (2件)： 小野 由己男 ,  稲積 朋子
公報種別：公開公報
出願番号（国際出願番号）：特願2003-277161
公開番号（公開出願番号）：特開2004-056153
出願日： 2003年07月18日
公開日（公表日）： 2004年02月19日
要約：
【課題】本発明は、優れた接触特性を有する接触部を含む薄膜トランジスタ表示板を提供することを目的とする。【解決手段】絶縁基板上にゲート線が形成されている。ゲート線を覆うゲート絶縁膜上部には半導体層が形成されており、その上部には、ゲート線と交差するデータ線と、データ線から分離されているドレーンドレイン電極が形成されている。この時、データ線とドレーンドレインドレイン電極は、バリアー金属層を備えた下部膜と、少なくとも前記ドレーンドレインドレイン電極の一部を覆うように前記下部膜上に位置し、アルミニウム又はアルミニウム合金からなる上部膜とを含む。また、半導体層上には保護膜が形成されており、露出されたドレーンドレイン電極の下部膜の上で上部膜と接触し、ドレーンドレイン電極と連結されている画素電極が形成されている。【選択図】 図2
請求項（抜粋）：
絶縁基板上に形成されているゲート線、 前記ゲート線を覆うゲート絶縁膜、 前記ゲート絶縁膜上に形成されている半導体層、 少なくとも一部は前記半導体層上に形成されており、前記ゲート線と交差するデータ線、 少なくとも一部は前記半導体層上に形成されており、前記データ線から分離されているドレイン電極、 前記半導体層パターンを覆っている保護膜、 前記ドレイン電極と連結されている画素電極を含み、 前記データ線と前記ドレイン電極は、バリアー金属層を備えた下部膜と、少なくとも前記ドレイン電極の一部を覆うように前記下部膜上に位置し、アルミニウム又はアルミニウム合金からなる上部膜とを含み、前記画素電極は、露出された前記ドレイン電極の前記下部膜と接触する薄膜トランジスタ表示板。
IPC (2件)：
H01L29/786 ,  G02F1/1368
FI (4件)：
H01L29/78 616U ,  G02F1/1368 ,  H01L29/78 616V ,  H01L29/78 612C
Fターム (52件)：
2H092GA29 ,  2H092JA26 ,  2H092JA36 ,  2H092JA44 ,  2H092JA46 ,  2H092JB04 ,  2H092JB33 ,  2H092JB69 ,  2H092KA05 ,  2H092KA10 ,  2H092KA12 ,  2H092KB04 ,  2H092KB25 ,  2H092MA07 ,  2H092MA17 ,  2H092MA27 ,  2H092NA13 ,  2H092NA15 ,  2H092NA27 ,  2H092NA28 ,  5F110AA03 ,  5F110AA16 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE14 ,  5F110EE23 ,  5F110FF03 ,  5F110GG02 ,  5F110GG15 ,  5F110GG58 ,  5F110HK03 ,  5F110HK04 ,  5F110HK06 ,  5F110HK09 ,  5F110HK16 ,  5F110HK22 ,  5F110HK33 ,  5F110HL07 ,  5F110NN02 ,  5F110NN22 ,  5F110NN24 ,  5F110NN27 ,  5F110NN35 ,  5F110NN36 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ09 ,  5F110QQ19
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM