特許
J-GLOBAL ID：200903022176265905

不揮発性半導体記憶装置の消去方法およびそれを実現するロウデコーダ回路

発明者：
平野 恭章

平野 恭章 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-173880
公開番号（公開出願番号）：特開2001-006380
出願日： 1999年06月21日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】 イレース時の基板ディスターブによる誤読み出しを防止する。【解決手段】 ブロック0をイレースする場合は、選択ワード線WLO〜WL31には電圧Vppを印加する一方、基板(ウェル)およびサブビット線SBLO〜SBL4096の各々には電圧Vnegを印加する。また、非選択ブロック1のワード線WL32〜WL63には電圧Vnegを印加する一方、基板(ウェル)およびサブビット線SBLには電圧Vnegを印加する。こうして、非選択ブロック1内の全メモリセルのコントロールゲート,ソース,ドレインおよび基板(ウェル)の総てに電圧Vnegを印加して同電位にする。したがって、リード時に誤リードすることはない。さらに、非選択ワード線WLと基板(ウェル)との間の容量を無視することができ、負電圧供給用のチャージポンプの占有割合を従来の90%以上削減することができる。
請求項（抜粋）：
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインおよびソースに接続された複数の列線を有する不揮発性半導体記憶装置の消去方法であって、上記書き込みおよび消去の何れにもファウラー-ノルドハイムトンネル現象を用い、上記消去時には、上記基板あるいはウェルに負の第1電圧を印加すると共に、選択行線には正の電圧を印加する一方、非選択行線には負の第2電圧を印加することを特徴とする不揮発性半導体記憶装置の消去方法。
IPC (5件)：
G11C 16/06 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
G11C 17/00 632 B ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (31件)：
5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD02 ,  5B025AD03 ,  5B025AD04 ,  5B025AD05 ,  5B025AD08 ,  5B025AD09 ,  5B025AD10 ,  5B025AD12 ,  5B025AE05 ,  5B025AE08 ,  5F001AA01 ,  5F001AB02 ,  5F001AC02 ,  5F001AD12 ,  5F001AE01 ,  5F001AE04 ,  5F001AE08 ,  5F083EP02 ,  5F083EP22 ,  5F083EP63 ,  5F083ER03 ,  5F083ER22 ,  5F083ER23 ,  5F083ER29 ,  5F083GA09 ,  5F083GA11 ,  5F083LA05 ,  5F083LA10
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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