特許
J-GLOBAL ID：200903022263009524

半導体不揮発性メモリとその製造方法

発明者：
中西 章滋

中西 章滋 について


出願人/特許権者：
セイコーインスツルメンツ株式会社

セイコーインスツルメンツ株式会社 について


代理人 (1件)： 林 敬之助
公報種別：公開公報
出願番号（国際出願番号）：特願平11-255635
公開番号（公開出願番号）：特開2001-085539
出願日： 1999年09月09日
公開日（公表日）： 2001年03月30日
要約：
【要約】【課題】 ポリシリコン2層構造のFLOTOXタイプセルの半導体不揮発性メモリのプロセスにおいて、余分なプロセス追加をせずに良好な書き換え特性と低電圧動作を両立させる。【解決手段】 本発明は、第1層ポリシリコン層を低不純物ドーピングで高電気抵抗のフローティングゲート電極を形成し、後に前記第1層ポリシリコン層をサリサイドプロセスを用いることにより、低電気抵抗のMOSトランジスタゲート電極として追加加工した。
請求項（抜粋）：
第1導電型の半導体基板上にLOCOS法で素子分離領域を形成した後に前記素子分離領域に隣接した活性領域の一部分に第2導電型の不純物領域をフォト及びイオンインプラ工程で形成する工程と、インプラマスクとして用いられたフォトレジストを剥離した後、前記半導体基板上に第1ゲート絶縁膜を熱酸化法により形成する工程と、前記第2導電型の不純物領域上で且つ前記第1ゲート絶縁膜の一部領域をフォト及びエッチング工程で除去する工程と、エッチング除去を行った前記第2導電型の不純物領域上に熱酸化法を用いてトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に第1層ポリシリコン電極をCVD法により形成する工程と、前記第1層ポリシリコンゲート電極を後に形成される第2層ポリシリコン電極より低濃度の不純物ドーピングを行う工程と、前記第1層ポリシリコン電極をフォト及びエッチング工程によりパターニングする工程と、前記第1層ポリシリコンゲート電極上にIPO膜を形成する工程と、前記IPO膜上に第2層ポリシリコン電極を形成する工程と、前記第2層ポリシリコンゲート電極に不純物ドーピングを行う工程と、前記第2層ポリシリコン電極をフォト及びエッチング工程によりパターニングする工程と、前記第1層ポリシリコン電極及び第2層ポリシリコン電極の側壁にCVD法で酸化膜を形成する工程と、前記第1層ポリシリコン電極上面及び前記第2層ポリシリコン電極上面及び前記2種類のポリシリコン電極のソース・ドレイン領域となる部分に高融点金属とシリコンの合金層を形成する工程からなる半導体不揮発性メモリの製造方法。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (24件)：
5F001AA09 ,  5F001AA21 ,  5F001AA25 ,  5F001AA61 ,  5F001AC02 ,  5F001AD17 ,  5F001AD44 ,  5F001AG22 ,  5F001AG24 ,  5F001AG28 ,  5F001AG40 ,  5F083EP23 ,  5F083EP42 ,  5F083EP47 ,  5F083EP63 ,  5F083GA02 ,  5F083JA35 ,  5F083JA53 ,  5F083PR39 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA07 ,  5F083ZA08 ,  5F083ZA12
引用特許：
審査官引用 (3件)

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