特許

J-GLOBAL ID：200903022318334136

単ゲート及び双ゲート電界効果トランジスタ及び作製方法

発明者： ポール・マイケル・ソロモン ,  ホン-スム・フィリップ・ウォング
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-288347
公開番号（公開出願番号）：特開平10-178180
出願日： 1997年10月21日
公開日（公表日）： 1998年06月30日
要約：

【要約】【課題】 側壁ソース接点及び側壁ドレイン接点を有する単ゲート及び双ゲート電界効果トランジスタ及びその作製方法を提供する。【解決手段】 電界効果トランジスタのチャネルが、下層の支持構造に対して立ち上げられ、かつ、ソース領域及びドレイン領域がチャネルの一体的部分を形成する。

請求項（抜粋）：

支持構造(51)の上に電界効果トランジスタ(50)を作製する方法において、(a)チャネル層(55)を形成するステップと、(b)前記チャネル層(55)上にトップ・ゲート絶縁層(52)を形成するステップと、(c)前記トップ・ゲート絶縁層(52)上にトップ・ゲート(53)を形成するステップと、(d)前記トップ・ゲート(53)上にゲート柱(59)を形成するステップと、(e)前記トップ・ゲート(53)及びゲート柱(59)に隣接して絶縁側壁層(58.1、58.2)を形成するステップと、(f)ドーパントの導入により前記チャネル層(55)内に一体的なドレイン領域(50.2)とソース領域(50.1)を形成するステップと、(g)前記絶縁側壁層(58.1、58.2)のそれぞれの側面に隣接して導電性アモルファス・シリコン側壁(57.1、57.2)を形成し、前記アモルファス・シリコン側壁の一方(57.1)が前記ドレイン領域(50.2)へ接続され、他方が前記ソース領域(50.1)へ接続されるステップと、(h)前記トップ・ゲート(53)、ゲート柱(59)、絶縁側壁層(58.1、58.2)、及びアモルファスシリコン側壁(57.1、57.2)をマスクとして用いて前記チャネル層(55)をエッチングすることにより、前記マスクの横方向の延長部を前記チャネル層(55)へ転写し、前記支持構造(51)に対して立ち上げられた一体的なドレイン領域(50.2)とソース領域(50.1)をチャネル(55)に設けるステップとを有する電界効果トランジスタの作製方法。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (5件)：

H01L 29/78 617 N ,  H01L 29/78 616 M ,  H01L 29/78 616 S ,  H01L 29/78 617 K ,  H01L 29/78 626 C

引用特許：

審査官引用 (4件)

• 特開昭52-141578
  
• 薄膜半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平5-324411   出願人：株式会社東芝
• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平7-043127   出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平6-297513   出願人：ソニー株式会社