特許
J-GLOBAL ID：200903022687714732
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平8-231420
公開番号（公開出願番号）：特開平9-172017
出願日： 1996年08月12日
公開日（公表日）： 1997年06月30日
要約：
【要約】【課題】 簡潔な工程を付加することにより、上層配線のカバレッジを向上させる。【解決手段】 層間絶縁膜17に接続孔を開口した後、密着層となるTiN膜15を成膜し、その上に減圧CVD法によりタングステン層を堆積し、エッチバックを行なって接続孔内にタングステン14を残す。このとき、オーバーエッチングにより、タングステン14上に凹み16を形成する。このサンプルを上層金属配線層の形成に用いるスパッタリング装置に導入し、Arスパッタエッチングを行なって、なだらかな傾斜をもつ開口27を形成する。その後、大気に開放することなく、そのスパッタリング装置において、AiSiCu膜18及びTiN膜19を形成する。
請求項（抜粋）：
層間絶縁膜によって絶縁された下層の基板領域又は配線と上層配線とを、層間絶縁膜に形成された接続孔を介して接続した配線構造をもつ半導体装置を製造する方法において、前記配線構造を形成する工程として、以下の工程(A)から(C)を備えていることを特徴とする半導体装置の製造方法。(A)層間絶縁膜に接続孔を形成した後、その接続孔の上端面よりも低い位置まで導電材によりその接続孔を埋め込む工程、(B)その後、アルゴンイオンによるスパッタエッチングにより接続孔の上端部を加工する工程、及び(C)層間絶縁膜上から上層配線用のメタル層を形成して接続孔に埋め込まれた導電材と接続させ、そのメタル層をパターン化して上層配線とする工程。
IPC (4件)：
H01L 21/3205
, H01L 21/28 301
, H01L 21/3065
, H01L 21/768
H01L 21/88 F
, H01L 21/28 301 R
, H01L 21/302 M
, H01L 21/88 N
, H01L 21/90 B
