特許

J-GLOBAL ID：200903022692262521

データ出力バッファ

発明者： 井口 雅保
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-028230
公開番号（公開出願番号）：特開2000-228083
出願日： 1999年02月05日
公開日（公表日）： 2000年08月15日
要約：

【要約】【課題】 データ出力バッファにおいて、高速に変化するデータ出力制御信号によって、正確にデータを出力することを可能とする。【解決手段】 第1のセット付きフリップフロップ117により出力制御信号S106がLになった時点で非同期にHを出力し、Hならば内部クロック信号S110に同期してデータ入力端子Dの値であるLを出力する信号S117を生成する。第2のセット付きフリップフロップ118により、S106がLになった時点で非同期にHを出力し、Hならば内部クロック信号S110に同期してデータ入力端子Dの値であるS117の値を出力する信号S118を生成する。論理積ゲート119により、S118とS106のイネーブル信号S119を生成する。S119は、ラッチ回路105の制御端子Eに入力され、Hの時にデータのラッチを行ない、Lの時にデータのホールドを行なう制御をする。

請求項（抜粋）：

第1のレベルを有する第1の信号と、クロックと、データをラッチする時に前記第1のレベルと反対のレベルである第2のレベルから前記第1のレベルとなる制御信号とを入力して、前記制御信号が前記第1のレベルならば前記第2のレベルと同じレベルの信号を、また、前記第2のレベルならば前記クロックと同期して第1の信号を第1の出力信号として出力する第1の素子と、前記第1の出力信号と、前記クロックと、前記制御信号とを入力し、前記制御信号が前記第1のレベルならば前記第2のレベルと同じレベルの信号を、また、前記第2のレベルならば前記クロックと同期して前記第1の出力信号を第2の出力信号として出力する第2の素子と、前記制御信号と前記第2の出力信号との論理積を行い第3の出力信号を生成する第3の素子と、前記第3の出力信号とラッチされる被ラッチデータとを入力し前記被ラッチデータをラッチするラッチ手段とを備えることを特徴とする半導体装置。

IPC (2件)：

G11C 7/00 311 ,  G06F 5/06 311

FI (2件)：

G11C 7/00 311 G ,  G06F 5/06 311

引用特許：

審査官引用 (1件)

• レジスタ装置
  公報種別：公開公報   出願番号：特願平7-290015   出願人：三菱電機株式会社, 三菱電機セミコンダクタソフトウエア株式会社