特許
J-GLOBAL ID：200903023159116978

半導体装置およびその製造方法

発明者：
占部 大三

占部 大三 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (3件)： 山崎 宏 ,  田中 光雄 ,  仲倉 幸典
公報種別：公開公報
出願番号（国際出願番号）：特願2008-157780
公開番号（公開出願番号）：特開2009-302450
出願日： 2008年06月17日
公開日（公表日）： 2009年12月24日
要約：
【課題】ドリフト領域のオン抵抗をより低減できると共に基板表面へのダメージを回避できる半導体装置およびその製造方法を提供する。【解決手段】この半導体装置の製造方法によれば、第2の絶縁膜としてのシリコン酸化膜5上に犠牲膜6を形成しこの犠牲膜6でトレンチ4を埋め込み、図1Gに示すように、トレンチ4に埋め込んだ犠牲膜6と、犠牲膜6およびシリコン酸化膜5上に形成したレジストパターン7とをマスクとして、シリコン酸化膜5のうちで少なくともP型ウエル領域3の側面3Aに接している部分を除去する。犠牲膜6を用いることにより、トレンチ4内に膜厚の異なる第1,第2の絶縁膜(シリコン酸化膜8,5)を形成するに際してトレンチ4内にレジストパターンを形成する必要を無くすることができる。また、犠牲膜6を形成することによりウエハ表面とトレンチ4内とでシリコン酸化膜5の膜厚が異ならないようにできる。【選択図】図1G
請求項（抜粋）：
第1導電型の半導体基板と、 上記半導体基板上に形成された第2導電型のドリフト領域と、 上記ドリフト領域の一部分上に直接に接している第1導電型のウエル領域とを備え、 上記ドリフト領域の一部分の側面を含む上記ドリフト領域の溝面と上記ウエル領域の側面とを内壁面とするトレンチと、 上記ウエル領域の側面を直接に覆う第1の絶縁膜と、 上記第1の絶縁膜よりも膜厚が厚く、上記ドリフト領域の溝面を直接に覆うと共に上記ウエル領域の側面を覆わない第2の絶縁膜と、 上記トレンチ内に形成されたゲート電極と、 上記ウエル領域に形成されたソース領域と、 上記ドリフト領域に形成されたドレイン領域とを備えることを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 29/423 ,  H01L 29/49
FI (3件)：
H01L29/78 301V ,  H01L29/58 G ,  H01L29/78 301D
Fターム (30件)：
4M104BB01 ,  4M104BB40 ,  4M104CC01 ,  4M104CC05 ,  4M104EE03 ,  4M104EE12 ,  4M104EE16 ,  4M104FF27 ,  4M104FF32 ,  4M104GG09 ,  5F140AA26 ,  5F140AA30 ,  5F140AC21 ,  5F140BB04 ,  5F140BC06 ,  5F140BD18 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BF43 ,  5F140BF60 ,  5F140BG28 ,  5F140BG40 ,  5F140BH17 ,  5F140BH30 ,  5F140BH43 ,  5F140BJ27 ,  5F140BK13 ,  5F140CE06 ,  5F140CE07
引用特許：
出願人引用 (1件)

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