特許
J-GLOBAL ID：200903023313988746
パンクチャード回路
発明者：
出願人/特許権者：
代理人 (1件)：
砂子 信夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-058251
公開番号（公開出願番号）：特開平9-232974
出願日： 1996年02月22日
公開日（公表日）： 1997年09月05日
要約：
【要約】【課題】 複雑な組合せのパンクチャードパターンにも対応することができるパンクチャード回路を提供する。【解決手段】 原信号データを畳み込み符号器1で符号化し、パラレル/シリアル変換器2にて畳み込み符号化データをシリアルデータに変換し、書き込みアドレス生成回路7でシリアルデータクロック信号を計数した計数値を書き込みアドレスとして、シリアルデータをメモリ9に書き込む。一方、インデックスを参照してメモリ5および6に記憶しているパンクチャードパターン情報を読み出し、読み出したパンクチャードパターン情報に基づいて書き込みアドレス生成回路7におけるシリアルデータクロック信号の計数を選択的に停止させて、計数停止のときのシリアルデータの上書きによってパンクチャードさせる。
請求項（抜粋）：
原信号データを畳み込み符号化する畳み込み符号器と、畳み込み符号器の出力をシリアルデータに変換するパラレル/シリアル変換器と、シリアル変換された畳み込み符号器の出力データを格納する第1のメモリと、パラレル/シリアル変換のためのシリアルデータクロック信号を計数して計数値を第1のメモリの書き込みアドレスとする書き込みアドレス生成手段と、誤り訂正能力に基づく参照情報に対応してパンクチャードパターン情報が予め記憶された第2のメモリと、供給された参照情報をシリアルデータクロック信号に同期したタイミングで参照して該参照情報に対応して記憶されているパンクチャードパターン情報を第2のメモリから読み出し、かつ読み出されたパンクチャードパターン情報に基づいて書き込みアドレス生成手段におけるシリアルデータのクロック信号の計数を選択的に停止させるアドレス制御手段とを備えたことを特徴とするパンクチャード回路。
引用特許：
前のページに戻る
