特許
J-GLOBAL ID：200903023354735780

符号系列生成器

発明者：
青野 孝之

青野 孝之 について

, 
伊藤 隆文

伊藤 隆文 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 足立 勉
公報種別：公開公報
出願番号（国際出願番号）：特願平10-325277
公開番号（公開出願番号）：特開2000-151367
出願日： 1998年11月16日
公開日（公表日）： 2000年05月30日
要約：
【要約】【課題】任意のオフセット量が設定された符号系列を生成する際に、その生成開始までに要する時間を短縮すると共に回路規模を小さくする。【解決手段】初期値Cは、符号系列生成器101aの各フリップフロップD0〜Dnにセットされると共に、演算器群3の各演算器P0〜Pnにセットされる。(n+1)×(n+1)行列Aの行列要素a0〜anは各演算器P0〜Pnにセットされる。各演算器P0〜Pnは初期値Cと行列要素a0〜anとの行列演算を行い、各行列演算結果c’0〜c’nを算出する。各行列演算結果c’0〜c’nは初期値として、符号系列生成器101bの各フリップフロップD0〜Dnにセットされる。この状態で、各符号系列生成器101a,101bの各D0〜Dnに同一のクロックを与えると、周期2n+1-1のM系列の各符号系列α,βが同時に生成される。尚、行列要素a0〜anは各符号系列α,βのオフセット量に対応して設定されている。
請求項（抜粋）：
第1シフトレジスタと、当該第1シフトレジスタの最終段の出力と任意の段の出力との排他的論理和をとり、当該排他的論理和を前記第1シフトレジスタの初段に帰還する第1排他的論理和回路とを備え、第1シフトレジスタの各段に初期値をセットし、第1シフトレジスタの各段にクロックを与えて、その各段の内容を順次次段にシフトさせることにより第1符号系列を生成し、当該第1符号系列をクロックに従って第1シフトレジスタの最終段から順次出力する第1符号系列生成器と、第2シフトレジスタと、当該第2シフトレジスタの最終段の出力と任意の段の出力との排他的論理和をとり、当該排他的論理和を前記第2シフトレジスタの初段に帰還する第2排他的論理和回路とを備え、第2シフトレジスタの各段に初期値をセットし、第2シフトレジスタの各段にクロックを与えて、その各段の内容を順次次段にシフトさせることにより第2符号系列を生成し、当該第2符号系列をクロックに従って第2シフトレジスタの最終段から順次出力する第2符号系列生成器と、前記第2シフトレジスタの各段にセットされる初期値と、前記第1符号系列と前記第2符号系列とのオフセット量に対応して予め設定された行列要素から成る行列との行列演算を行い、その行列演算結果を前記第1シフトレジスタの各段の初期値としてセットする演算手段とを備えたことを特徴とする符号系列生成器。
IPC (2件)：
H03K 3/84 ,  G09C 1/00 650
FI (2件)：
H03K 3/84 A ,  G09C 1/00 650 B
Fターム (11件)：
5J049AA00 ,  5J049AA18 ,  5J049AA33 ,  5J049CB01 ,  5J049CB06 ,  5J104AA18 ,  5J104FA04 ,  5J104NA04 ,  5J104NA08 ,  9A001BB02 ,  9A001GG21
引用特許：
審査官引用 (2件)

前のページに戻る

TOP

BOTTOM