特許

J-GLOBAL ID：200903023702285254

半導体記憶装置

発明者： 石松 学 ,  橘川 五郎 ,  嬉野 和久
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-187616
公開番号（公開出願番号）：特開2000-022108
出願日： 1998年07月02日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】 入出力線の合計寄生容量の低減、ノイズの低減、オーバードライブ用センスアンプドライバの面積の縮小と高速化、センスアンプの感度悪化防止と高速化および微細化への対応とが両立できる半導体記憶装置を提供する。【解決手段】 64MbDRAMであって、メモリセルアレーおよびその周辺回路から構成され、センスアンプのラッチMOSトランジスタであるリングゲートMOSトランジスタのゲート長Lgに関して、拡散層Lと重なる実質的なコの字型のリングゲートFGの側辺部はLg1をやや太くしてしきい電圧Vthのばらつきを小さくし、上辺部および下辺部はLg2を細くして、センスアンプのレイアウトがビット線ピッチに収まるようにするとともに、Lg2が小さいことによる高電流、高速化を図る。さらに、コモンソース線CSNへのソース接続は一対のNMOSトランジスタのペアゲートの中央に配置する。

請求項（抜粋）：

メモリセルアレー領域と、これに隣接して配置されるセンスアンプ領域およびサブワードドライバ領域と、このセンスアンプ領域とサブワードドライバ領域との交差領域とを含む半導体記憶装置であって、前記交差領域にメイン入出力線とローカル入出力線との間のスイッチMOSトランジスタを配置し、このスイッチMOSトランジスタは折り返しゲートMOSトランジスタを使い、この折り返しゲートに対する内側拡散層は前記メイン入出力線に接続し、かつ外側拡散層は前記ローカル入出力線に接続して入出力線の合計寄生容量を低減することを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/401

FI (2件)：

H01L 27/10 681 G ,  G11C 11/34 371 K

Fターム (22件)：

5B024AA03 ,  5B024AA07 ,  5B024AA15 ,  5B024BA05 ,  5B024BA09 ,  5B024BA29 ,  5B024CA21 ,  5F083AD00 ,  5F083GA01 ,  5F083GA03 ,  5F083GA12 ,  5F083KA03 ,  5F083KA11 ,  5F083LA03 ,  5F083LA05 ,  5F083LA07 ,  5F083LA09 ,  5F083LA11 ,  5F083LA20 ,  5F083LA21 ,  5F083LA30 ,  5F083ZA01