特許

J-GLOBAL ID：200903023731309081

半導体装置及びその製造方法

発明者： 赤坂 泰志
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-063748
公開番号（公開出願番号）：特開平7-273330
出願日： 1994年03月31日
公開日（公表日）： 1995年10月20日
要約：

【要約】【目的】信頼性の高い素子分離特性を有する半導体装置およびその製造方法を提供する。【構成】半導体基板(2)、この基板に形成された溝に埋め込まれるとともに、半導体基板の表面から突出する絶縁物からなる素子分離領域(4)、前記素子分離領域により分離された素子領域に離間して形成されたソース・ドレイン領域(6)、前記ソース・ドレイン領域に挟まれた素子領域の表面にゲート絶縁膜(7)を介して形成されたゲート電極(8)、および、前記素子分離領域の前記基板表面から突出する部分の側面に形成された側壁層(5)を具備する半導体装置である。素子分離領域に接しかつ前記側壁層の下に位置する部分のソース・ドレイン領域(6b)の深さは、それ以外の部分のソース・ドレイン領域の深さより浅い。

請求項（抜粋）：

半導体基板と、この基板に形成された溝に埋め込まれるとともに、半導体基板の表面から突出する絶縁物からなる素子分離領域と、前記素子分離領域により分離された素子領域に離間して形成されたソース・ドレイン領域と、前記ソース・ドレイン領域に挟まれた素子領域の表面にゲート絶縁膜を介して形成されたゲート電極と、前記素子分離領域の前記基板表面から突出する部分の側面に形成された側壁層とを具備し、前記素子分離領域に接しかつ前記側壁層の下に位置する部分のソース・ドレイン領域の深さは、それ以外の部分のソース・ドレイン領域の深さより浅いことを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/76

FI (2件)：

H01L 29/78 301 L ,  H01L 21/76 L

引用特許：

審査官引用 (4件)

• 特開昭61-147575
  
• 特開昭59-181062
  
• MIS型半導体装置
  公報種別：公開公報   出願番号：特願平3-265258   出願人：ソニー株式会社
• 特開平2-205343