特許

J-GLOBAL ID：200903023920719932

半導体素子の三重ウェル形成方法

発明者： サン-ドン リー
出願人/特許権者： エルジー セミコン カンパニー リミテッド
代理人 (1件)： 笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-348086
公開番号（公開出願番号）：特開平9-199612
出願日： 1996年12月26日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】ラッチアップ特性及び素子分離特性を効率的に改善し得ると共に、ウェル形成工程を単純化できる半導体素子の三重ウェル形成方法を提供しようとするものである。【解決手段】P形半導体基板11上にLOCOS法で素子分離領域にフィールド酸化膜14を形成する。次いで、フィールド酸化膜14及び窒化膜13上から半導体基板11内に高エネルギーでイオン注入を行いN形第1不純物領域15を形成した後、第1ウェル形成領域内に高エネルギーでイオン注入を行いP形第1不純物領域17を形成する。次いで、第1ウェル形成領域及び第2ウェル形成領域内に中間及び低エネルギーで順次イオン注入を行いP形第2不純物領域30を形成し、第3ウェル形成領域に中間及び低エネルギーで順次イオン注入を行いN形第2不純物領域40を形成する。

請求項（抜粋）：

第1導電形の半導体基板上に、緩衝膜と酸化防止膜とを順次積層形成する工程と、前記半導体基板のウェルを形成する素子形成領域上の前記酸化防止膜をマスクとして半導体基板の素子分離領域上にフィールド酸化膜を形成する工程と、前記フィールド酸化膜及び酸化防止膜上から第1次のイオン注入を行い半導体基板内に第2導電形の第1不純物領域を形成する工程と、前記半導体基板の前記素子形成領域の第1ウェル形成領域内に第2次のイオン注入を行い第1導電形の第1不純物領域を形成する工程と、前記半導体基板内の前記第1ウェル形成領域及び当該第1ウェル形成領域から離れた第2ウェル形成領域内に第3次のイオン注入を行い第1導電形の第2不純物領域を形成する工程と、前記第1及び第2ウェル形成領域間の第3ウェル形成領域に第4次のイオン注入を行い第2導電形の第2不純物領域を形成する工程と、を順次行うことを特徴とする半導体素子の三重ウェル形成方法。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/265

FI (3件)：

H01L 27/08 321 B ,  H01L 21/265 H ,  H01L 21/265 Z

引用特許：

審査官引用 (3件)

• 特開平4-043673
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-337537   出願人：富士通株式会社
• 特開平2-305437