パワーダウン回路

発明者： , ,
出願人/特許権者：
代理人 (1件)：山川政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平5-154615
公開番号（公開出願番号）：特開平6-350435
出願日： 1993年06月02日
公開日（公表日）： 1994年12月22日
要約：

【要約】【目的】回路の例えばデータ処理等の動作時にデータ処理に無関係な回路をパワーダウンし、装置を大幅に低電力化する。【構成】論理回路全体を各論理ブロック121 〜123 に分割すると共に、分割された各論理ブロックに対し個別にパワーダウン制御が行えるように高しきい値トランジスタのオン・オフを、シーケンサ11及び各制御回路131 〜133で制御する。この結果データ処理に不要なブロックを選択的にパワーダウンさせることができ、回路動作に影響を与えずに装置の大幅な低電力化が可能となる。

請求項（抜粋）：

低しきい値の各トランジスタからなる論理回路が分割された複数の論理回路ブロックと、分割された論理回路ブロックに直列に接続されこの論理回路ブロックに対し電源供給を行う高しきい値を有するトランジスタと、高しきい値を有するトランジスタに接続されこのトランジスタのオンオフを制御する制御回路とを備え、前記制御回路を選択的に制御し各論理回路ブロックのパワーダウンを選択的に行うようにしたことを特徴とするパワーダウン回路。

IPC (2件)：

H03K 19/0948 , H03K 19/00

引用特許：

審査官引用 (14件)

特開平1-169522
特開平1-169522
特開平3-120859

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