特許
J-GLOBAL ID：200903024032005243

半導体装置

発明者：
植松 裕

植松 裕 について

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大坂 英樹

大坂 英樹 について

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西尾 洋二

西尾 洋二 について

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廣瀬 行敏

廣瀬 行敏 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

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エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (2件)： 小川 勝男 ,  田中 恭助
公報種別：公開公報
出願番号（国際出願番号）：特願2004-212654
公開番号（公開出願番号）：特開2006-032823
出願日： 2004年07月21日
公開日（公表日）： 2006年02月02日
要約：
【課題】 従来技術において、制御回路に発生する電源ノイズを出力バッファに影響させないようにするには、出力バッファと制御回路の電源ラインを別々に設ける方法があった。しかし、この方法には、電源・グランドピン数の増加、給電ラインインダクタンスの増加といった問題があった。【解決手段】 本発明では、上記課題である(1)電源・グランドピン数増加と(2)給電ラインインダクタンスの増加を生じることなく、制御回路で問題となるノイズが出力バッファに回り込まないような技術を提供する。具体的な手法は、(A)制御回路用のオンチップバイパスキャパシタンスを設け、AC的に制御回路と出力バッファの給電経路を切り分ける方法、と(B)給電経路の電気パラメータノイズの振動モードが過減衰になるような設計(抵抗の挿入)をする方法がある。【選択図】図1
請求項（抜粋）：
出力回路と制御回路を含む半導体チップと、前記半導体チップを搭載した基板とを有する半導体装置において、 前記制御回路の電源電位端子と前記出力回路の電源電位端子とを接続する第1配線と、 前記制御回路の接地電位端子と前記出力回路の接地電位端子とを接続する第2配線と、 前記第1配線と前記第2配線間に配置され前記制御回路のバイパスとなる第1のオンチップバイパスキャパシタンスと、 前記基板上に設けられた電源電位の電極部と前記出力回路の電源電位端子とを接続する第3配線と、 前記基板上に設けられた接地電位の電極部と前記出力回路の接地電位端子とを接続する第4配線と、 前記第3配線と前記第4配線間に配置され前記出力回路のバイパスとなる第2のオンチップバイパスキャパシタンスとを備え、 前記第1のオンチップバイパスキャパシタンスと前記出力回路の電源電位端子との間の前記第1配線上に、前記第1乃至第4配線を形成する配線材の抵抗率に比べて高い抵抗率を有する抵抗体を設けることを特徴とする半導体装置。
IPC (3件)：
H01L 27/04 ,  H01L 21/822 ,  H01L 21/82
FI (2件)：
H01L27/04 H ,  H01L21/82 W
Fターム (21件)：
5F038AR14 ,  5F038AZ06 ,  5F038BE09 ,  5F038BH02 ,  5F038BH03 ,  5F038BH19 ,  5F038CD02 ,  5F038CD03 ,  5F038CD11 ,  5F038DF01 ,  5F038DF05 ,  5F038EZ20 ,  5F064BB14 ,  5F064BB28 ,  5F064CC22 ,  5F064CC23 ,  5F064CC30 ,  5F064DD44 ,  5F064EE27 ,  5F064EE45 ,  5F064EE52
引用特許：
出願人引用 (3件) 審査官引用 (1件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願平8-010857   出願人：三菱電機株式会社

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