特許

J-GLOBAL ID：200903024070779180

メモリ・アレイ・セル読み出し回路

発明者： ルイジ・パスクッチ ,  カルラ・マリア・ゴッラ ,  マルコ・マッカロッネ
出願人/特許権者： エスジーエス-トムソン・マイクロエレクトロニクス・ソチエタ・ア・レスポンサビリタ・リミタータ
代理人 (1件)： 曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-088428
公開番号（公開出願番号）：特開平8-045282
出願日： 1995年04月13日
公開日（公表日）： 1996年02月16日
要約：

【要約】【目的】 従来技術の欠点を解決した高速読み出し回路を得る。【構成】 読み出し回路(1)はビット・ライン(5)に接続されたアレイ読み出し枝路(2)及び基準ライン(11)に接続された基準枝路(3)を備え、各枝路がVDD電源ライン(7)とそれぞれ前記ビット・ライン、前記基準ラインとの間に置かれた負荷トランジスタ(8,13及び15)及び予備充電回路(4,10)を含み、アレイの評価中、前記負荷トランジスタ(13及び15)が基準電流を生じ、そして前記負荷トランジスタ(8)がアレイ電流を生じ、そして付加的な電流枝路(43,44)を設けることにより、前記アレイ電流の第1値と前記基準電流の比を、前記アレイ電流の第2値と前記基準電流の比よりも大きくする。

請求項（抜粋）：

少なくとも1本のビット・ライン(5)に接続された少なくとも1個のアレイ読み出し枝路(2)と、基準ライン(11)に接続された基準枝路(3)とを備え、これらアレイ読み出し枝路及び基準枝路の各々が第1の基準電位ライン(7)とそれぞれ前記ビット・ライン(5)、前記基準ライン(11)との間に置かれた予備充電回路(4,10)及び負荷手段(8;13,15)を含み、少なくともメモリ・アレイの評価中、前記基準負荷手段(13,15)が基準電流(IR)を生じ、そして前記アレイ負荷手段(8)が前記基準電流よりも小さいアレイ電流(IM)を生じるメモリ・アレイ・セル読み出し回路(1)において、等化ステップでは前記アレイ電流の第1値を、そして前記評価ステップでは前記アレイ電流の第2値を生じるように前記アレイ負荷手段(8)を制御するための電流制御手段(43,44)を設け、前記アレイ電流の第1値と前記基準電流の比(R1)が前記アレイ電流の第2値と前記基準電流の比(R2)よりも大きいことを特徴とする読み出し回路。

引用特許：

審査官引用 (1件)

• 不揮発性メモリ回路
  公報種別：公開公報   出願番号：特願平5-045226   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社