特許
J-GLOBAL ID：200903024123612932
半導体記憶装置および半導体装置
発明者：
,
,
,
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-241739
公開番号（公開出願番号）：特開平9-051078
出願日： 1995年09月20日
公開日（公表日）： 1997年02月18日
要約：
【要約】【課題】 サージ耐量が大きな半導体記憶装置を提供する。【解決手段】 DRAMに含まれる制御クロック信号およびアドレス信号用のパッド4.1〜4.M,5.1〜5.Nの各々に対応して内部保護回路9用のn型ウェル領域NWを設け、各n型ウェル領域NWと電源配線2ALVCCを電源配線1ALVCCのみで接続する。したがって、n型ウェル領域NW同士を電源配線1ALVCC′で接続していた従来に比べ、p型ウェル領域PW2内の抵抗素子8から電源配線2ALVCC2に流れる電流が低減され、抵抗素子8の破損が防止される。
請求項（抜粋）：
半導体基板上に形成され、少なくとも複数の制御クロック信号および複数のアドレス信号が外部から与えられる半導体記憶装置であって、それぞれが前記複数の制御クロック信号および前記複数のアドレス信号の各々に対応して設けられた複数の入力端子、前記複数の入力端子に共通に設けられ、第1の電源電位が与えられる第1の上層電源配線、前記複数の入力端子に共通に設けられ、第2の電源電位が与えられる第2の上層電源配線、各入力端子に対応して設けられた下層電源配線、各入力端子に対応して前記半導体基板の表面に形成され、その電位固定領域が対応の下層電源配線のみを介して前記第1の上層電源配線に接続される第1の導電形式の第1のウェル領域、各第1のウェル領域の表面に形成され、かつそれぞれの電位固定領域が前記第2の上層電源配線に接続される第2の導電形式の第2および第3のウェル領域、および各入力端子に対応して設けられ、対応の第2のウェル領域の表面に形成された第1の導電形式のフィールドトランジスタと、対応の第3のウェル領域の表面に形成された第1の導電形式の拡散抵抗素子とを含み、対応の入力端子に流入したサージ電流から内部を保護するための内部保護手段を備える、半導体記憶装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
