特許
J-GLOBAL ID：200903024183522118

半導体素子の製造方法

発明者：
ネイス ラヤディ

ネイス ラヤディ について

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サイレッシュ マンシン マーチャント

サイレッシュ マンシン マーチャント について

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シモン ジョン モロイ

シモン ジョン モロイ について

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プラディップ クマール ロイ

プラディップ クマール ロイ について


出願人/特許権者：
ルーセント テクノロジーズ インコーポレーテッド

ルーセント テクノロジーズ インコーポレーテッド について


代理人 (1件)： 岡部 正夫 (外11名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-328233
公開番号（公開出願番号）：特開2001-196455
出願日： 2000年10月27日
公開日（公表日）： 2001年07月19日
要約：
【要約】 (修正有)【課題】 誘電率が低い材料を貫いて形成されるようなバイアを有する半導体素子の製造時に、加工ステップの数を減らす。【解決手段】 基板の近傍に第1導電層を形成し、第1導電層上にエッチング停止層を形成して、エッチング停止層上に誘電層を形成する。誘電層は誘電率が低い材料を含み、バイアは誘電層を貫いて形成されて底部でエッチング停止層を露出させ、有孔側壁が形成される。同時にエッチング停止層からエッチングされた材料と協同するエッチング剤を使用するため、バイアの有孔側壁を被覆するポリマー層を形成して工程を減らし得る。ポリマー材料をバイアの底部からエッチングした後側壁に、障壁金属層をポリマー層上に形成し、更に障壁金属層上にシード層を形成し、バイア内の第1導電層に接触する第2導電層をシード層上に形成する。
請求項（抜粋）：
半導体素子の製造方法であって、基板の近傍に第1導電層を形成するステップと、該第1導電層上にエッチング停止層を形成するステップと、該エッチング停止層上に誘電層を形成するステップと、該誘電層を貫いてバイアを形成して、底部で前記エッチング停止層を露出させ、有孔側壁を形成するステップと、前記露出したエッチング停止層をエッチング剤を使用してエッチングし、一方で該エッチング剤が前記エッチング停止層からエッチングされた材料と協同して、前記バイアの前記有孔側壁を被覆するポリマー層を形成するステップと、を含む半導体素子の製造方法。
IPC (2件)：
H01L 21/768 ,  H01L 21/3065
FI (4件)：
H01L 21/90 B ,  H01L 21/302 J ,  H01L 21/90 A ,  H01L 21/90 J
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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