特許
J-GLOBAL ID：200903024286214446
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-037476
公開番号（公開出願番号）：特開平11-238886
出願日： 1998年02月19日
公開日（公表日）： 1999年08月31日
要約：
【要約】 (修正有)【課題】 厚いゲート絶縁膜を伴う方法において、更に寄生接合容量を低減した半導体装置を提供すること。【解決手段】 半導体基板1上に絶縁膜2を形成する工程と、絶縁膜上に半導体薄膜基板Pを形成する工程と、半導体薄膜基板上にゲート絶縁膜4,4′を介してゲート電極5を形成する工程と、ゲート電極の側壁に第1の側壁膜9を形成する工程と、第1の側壁膜9をマスクとして、ソース・ドレイン拡散層形成用のイオン注入を行う工程と、ゲート電極及5びソース・ドレインチャネル領域を規定するフォトレジストパターン及び第2のゲート側壁膜14とをマスクとして、半導体薄膜をエッチング除去して素子領域を形成する工程とを備えた。
請求項（抜粋）：
半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に半導体薄膜基板を形成する工程と、前記半導体薄膜基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、ソース・ドレイン拡散層形成用のイオン注入を行う工程と、前記ゲート電極の側壁に側壁膜を形成する工程と、前記ゲート電極及びソース・ドレインチャネル領域を規定するフォトレジストパターン及び前記側壁膜とをマスクとして、前記半導体薄膜をエッチング除去して素子領域を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 29/786
, H01L 21/336
H01L 29/78 621
, H01L 29/78 616 A
, H01L 29/78 616 M
, H01L 29/78 627 C
