特許

J-GLOBAL ID：200903024290445916

半導体装置

発明者： 元濱 正之
出願人/特許権者： 松下電器産業株式会社
代理人 (4件)： 板垣 孝夫 ,  森本 義弘 ,  笹原 敏司 ,  原田 洋平
公報種別：公開公報
出願番号（国際出願番号）：特願2005-100319
公開番号（公開出願番号）：特開2006-286030
出願日： 2005年03月31日
公開日（公表日）： 2006年10月19日
要約：

【課題】 メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することを目的とする。 【解決手段】 半導体装置に内蔵されるメモリ1をメモリBIST回路等のメモリ・テスト専用回路を用いて検査する際に、検査対象となるメモリ1そのものに故障が無いにもかかわらず、メモリ・テスト専用回路の故障によりメモリが不良品と判定された場合にも、あらかじめ搭載された複数のメモリ・テスト専用回路を用いて順に検査を行うことにより、メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することができる。【選択図】 図1

請求項（抜粋）：

1または2以上のメモリと、 前記メモリ毎に検査を行う2以上のメモリ・テスト専用回路と、 前記メモリ・テスト専用回路の内いずれかのメモリ・テスト専用回路のテスト入力信号を選択して対応するメモリに入力する前記メモリ毎の第一のセレクタと、 前記第一のセレクタの出力信号または実動作時のメモリ入力信号の内いずれかを選択して前記メモリに入力する前記メモリ毎の第二のセレクタと、 前記2以上のメモリ・テスト専用回路の出力の内いずれかの出力を選択して検査結果として出力する前記メモリ毎の第三のセレクタと を有し、各メモリの検査の際に1つのメモリ・テスト専用回路による検査で不良と判定されても、良品判定がでるか全てのメモリ・テスト専用回路の検査で不良と判定されるまで繰り返し検査を行うことを特徴とする半導体装置。

IPC (3件)：

G11C 29/02 ,  G11C 29/12 ,  G01R 31/28

FI (5件)：

G11C29/00 675M ,  G11C29/00 671B ,  G01R31/28 B ,  G01R31/28 G ,  G01R31/28 V

Fターム (15件)：

2G132AA08 ,  2G132AB01 ,  2G132AC03 ,  2G132AC14 ,  2G132AD06 ,  2G132AK11 ,  2G132AK13 ,  2G132AK23 ,  2G132AK29 ,  2G132AL11 ,  5L106AA01 ,  5L106AA02 ,  5L106DD08 ,  5L106DD11 ,  5L106GG05

引用特許：

出願人引用 (1件)

• 超LSI回路用のオン・チップ自己検査配列及び超LSIメモリ回路用のビルトイン(オン・チップ)自己検査装置
  公報種別：公開公報   出願番号：特願平3-190809   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション