集積回路に適用するための薄膜およびバルク混合半導体基板ならびにその形成方法

発明者：
出願人/特許権者：
代理人 (1件)：本城雅則 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-176864
公開番号（公開出願番号）：特開平8-017694
出願日： 1995年06月21日
公開日（公表日）： 1996年01月19日
要約：

【要約】【目的】薄膜SOI素子、およびフィールドESD保護素子または高電圧I/Oバッファ回路を、同一基板上に配置可能とした薄膜およびバルク混合半導体基板を提供する。【構成】集積回路用薄膜およびバルク混合半導体基板(10,30)を、2つの異なる処理を用いて作成する。第1処理では、標準ウエハ(11)の周辺(14)に沿ってマスクを設ける。内部のマスクされていない部分(16)に絶縁種を注入し、埋め込み誘電体層(18)を形成し、混合薄膜およびバルク半導体基板を形成する。或いは、薄膜ウエハの内側部分(36)にマスクを設け、エッチングすることにより、下層のバルク基板(11’)のウエハ周囲に沿った部分(40)を露出させる。次に、エピタキシャル層(50)を成長させて露出したバルク部分に積層し、混合基板を形成する。薄膜部分とバルク部分との境界に分離領域(24,52,46,54)を形成する。

請求項（抜粋）：

集積回路に適用するための薄膜およびバルクの混合基板(10)を形成する方法であって:半導体基板(11)と、該半導体基板の第1部分(14)上に位置する注入マスク(12)を用意する段階;前記半導体の第2部分(16)の表面下に、埋め込み誘電体層(18)を形成する段階;前記半導体基板の第2部分内の埋め込み誘電体層と、前記半導体基板の第1部分との間の境界に、分離領域(24)を形成する段階;前記半導体基板の第1部分上に位置する第1素子(27)を形成する段階;および前記半導体基板の第2部分上に、3.3ボルト未満の供給電圧を有する第2素子(28)を形成する段階;から成ることを特徴とする方法。

IPC (6件)：

H01L 21/02 , H01L 27/04 , H01L 21/822 , H01L 27/08 331 , H01L 27/12 , H01L 29/786

FI (3件)：

H01L 27/04 H , H01L 27/04 B , H01L 29/78 613 Z

引用特許：

審査官引用 (13件)

特開昭61-121468
特開平3-082138
特開昭58-197839

全件表示

前のページに戻る