特許

J-GLOBAL ID：200903025282186088

P型MOSFET及びその製造方法

発明者： 早崎 嘉城 ,  鈴村 正彦 ,  高野 仁路 ,  鈴木 裕二 ,  白井 良史 ,  岸田 貴司 ,  吉田 岳司
出願人/特許権者： 松下電工株式会社
代理人 (1件)： 佐藤 成示 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-110661
公開番号（公開出願番号）：特開平10-303426
出願日： 1997年04月28日
公開日（公表日）： 1998年11月13日
要約：

【要約】【課題】 ハイサイド使用に耐えうるP型MOSFET及びその製造方法を提供する。【解決手段】 半導体支持基板1a上に絶縁層1bを介してN型の単結晶シリコン活性層1cが形成されて成るSOI基板の単結晶シリコン活性層1c内に離間して、かつ、表面に露出するようにP+型のドレイン領域2とP+型のソース領域3とが形成され、ソース領域3に接し、かつ、単結晶シリコン活性層1cの表面に露出するようにN+型のボディコンタクト領域4が形成されている。このとき、ドレイン領域2,ソース領域3及びボディコンタクト領域4は絶縁層2から離間している。そして、単結晶シリコン活性層1cにおける絶縁層1b側界面にN+型の不純物領域9を形成した構成である。

請求項（抜粋）：

半導体支持基板と該半導体支持基板上に絶縁層を介して形成されたN型の単結晶シリコン活性層とから成るSOI基板と、該単結晶シリコン活性層内に離間して、かつ、表面に露出するように形成されたP型のドレイン領域及びP型のソース領域と、該ドレイン領域と該ソース領域との間に流れる電流を制御するために前記ドレイン領域と前記ソース領域との間に介在する前記単結晶シリコン活性層上にゲート酸化膜を介して形成された絶縁ゲートとを有して成り、前記ドレイン領域は前記絶縁層から離間して成るP型MOSFETにおいて、前記単結晶シリコン活性層における前記絶縁層側界面に該単結晶シリコン活性層よりも高濃度のN型の不純物領域を有することを特徴とするP型MOSFET。

FI (4件)：

H01L 29/78 618 E ,  H01L 29/78 618 G ,  H01L 29/78 626 C ,  H01L 29/78 626 B

引用特許：

審査官引用 (1件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平4-153722   出願人：セイコー電子工業株式会社