MOS型電界効果トランジスタ及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-387406
公開番号（公開出願番号）：特開2002-190590
出願日： 2000年12月20日
公開日（公表日）： 2002年07月05日
要約：

【要約】【課題】ソース・ドレインの低抵抗化を図るためにシリサイド層を形成した構造において、ソース・ドレインの浅いpn接合位置を保ちつつ接合リークを十分に抑え、且つソース・ドレイン上に形成するシリコン層の厚さを薄くできる。【解決手段】シリコン基板の表面部にゲート電極を挟んで形成されたソース・ドレイン領域の上部にシリサイド層を備えたMOSFETの製造方法において、シリサイド層を形成すべき領域にソース・ドレイン領域111,112とは空隙701,702を介してCVD法によりシリサイド化用シリコン層521,522を形成した後、このシリコン層521,522上にスパッタ法によりCo膜を形成し、次いで熱処理によりCo膜をシリサイド化してシリサイド層801,802を形成し、しかるのち空隙701,702を埋めるように接続用シリコン層901,902を形成する。

請求項（抜粋）：

ゲート電極を挟んでシリコン基板の表面部に形成されたソース・ドレイン領域の上部にシリサイド層を備えたMOS型電界効果トランジスタの製造方法であって、前記シリサイド層を形成すべき領域に前記ソース・ドレイン領域とは空隙を介してシリサイド化用シリコン層を形成する工程と、前記シリコン層上に金属膜を形成する工程と、前記金属膜をシリサイド化する工程と、前記空隙を埋めるように接続用シリコン層を形成する工程とを含むことを特徴とするMOS型電界効果トランジスタの製造方法。

IPC (4件)：

H01L 29/78 , H01L 21/336 , H01L 21/28 301 , H01L 21/28

FI (4件)：

H01L 21/28 301 S , H01L 21/28 301 A , H01L 29/78 301 P , H01L 29/78 301 G

Fターム (28件)：

4M104AA01 , 4M104BB01 , 4M104BB20 , 4M104CC01 , 4M104DD02 , 4M104DD43 , 4M104DD64 , 4M104DD65 , 4M104DD66 , 4M104DD71 , 4M104DD78 , 4M104DD84 , 4M104DD86 , 4M104EE09 , 4M104EE17 , 4M104GG09 , 4M104HH04 , 5F040DA10 , 5F040DA20 , 5F040DC01 , 5F040EC02 , 5F040EC04 , 5F040EC07 , 5F040EH02 , 5F040EK01 , 5F040EK05 , 5F040FC15 , 5F040FC19

引用特許：

審査官引用 (6件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平10-093041 出願人：株式会社東芝
特開平4-350942
特開平2-222153

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