特許

J-GLOBAL ID：200903025403834554

半導体装置、半導体装置の製造方法及び試験方法

発明者： 丸山 茂幸 ,  伊東 靖幸 ,  本多 哲郎 ,  田代 一宏 ,  長谷山 誠 ,  永重 健一 ,  米田 義之 ,  松木 浩久
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-321590
公開番号（公開出願番号）：特開2001-144197
出願日： 1999年11月11日
公開日（公表日）： 2001年05月25日
要約：

【要約】【課題】本発明は、複数の半導体素子が連なった状態で封止され、画像認識により位置決めされて試験に供される半導体装置、半導体装置の試験製造方法及び半導体装置の試験方法に関し、既存のウェーハプローバで認識可能なアライメントマークを容易に形成することを課題とする。【解決手段】 半導体チップ14の電極を所定の位置に配置された電極パッドに接続するための再配線層18を半導体チップ14上に形成する。ハンダボール22が形成されるメタルポスト16を再配線層の電極パッド上に形成する。再配線18上に、メタルポスト16と所定の位置関係で配置されたアライメントマークを提供するマーク部材24を形成する。マーク部材24はメタルポスト16と同じ材質で形成される。

請求項（抜粋）：

複数の電極を有する半導体素子と、該半導体素子の電極を所定の位置に配置された電極パッドに接続するための再配線層と、該電極パッド上に形成され、外部接続用端子が設けられるメタルポストと、該メタルポストと所定の位置関係で配置されたアライメントマークを提供するマーク部材とよりなり、前記マーク部材は前記メタルポストと同じ材質で形成されたことを特徴とする半導体装置。

IPC (7件)：

H01L 23/00 ,  G01R 31/26 ,  H01L 21/56 ,  H01L 21/66 ,  H01L 21/68 ,  H01L 21/301 ,  H01L 23/12

FI (7件)：

H01L 23/00 A ,  G01R 31/26 J ,  H01L 21/56 R ,  H01L 21/66 B ,  H01L 21/68 P ,  H01L 21/78 Q ,  H01L 23/12 L

Fターム (27件)：

2G003AA10 ,  2G003AG04 ,  2G003AG11 ,  2G003AG13 ,  2G003AG16 ,  4M106AA01 ,  4M106AA04 ,  4M106AA05 ,  4M106AA20 ,  4M106AB15 ,  4M106AB16 ,  4M106AB17 ,  4M106AB18 ,  4M106BA01 ,  4M106BA14 ,  4M106CA70 ,  4M106DA15 ,  4M106DD13 ,  4M106DJ02 ,  5F031CA02 ,  5F031HA13 ,  5F031JA38 ,  5F031JA50 ,  5F031MA33 ,  5F031MA34 ,  5F061AA01 ,  5F061CA21

引用特許：

審査官引用 (1件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-073080   出願人：カシオ計算機株式会社