特許
J-GLOBAL ID：200903025417287971

アナログドライバICの出力バッファ回路

発明者：
古賀 弘一

古賀 弘一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平6-049950
公開番号（公開出願番号）：特開平7-235844
出願日： 1994年02月24日
公開日（公表日）： 1995年09月05日
要約：
【要約】【目的】 負荷の電圧を速やかに立ち上がらせ、かつ速やかに立ち下がらせることのできる出力バッファ回路を提供する。【構成】 前段の差動アンプ部10を差動動作のp型FET11、12とカレントミラー回路を形成するn型FET13、14によって構成し、定電流源I1によって駆動する。後段の電流バッファ回路部20をドレインが電源VDDに接続されたn型FET21とドレインが接地されたp型FET22によって構成し、両FET21、22のソースと基板(ウェル)を共通に出力端子VOUTに接続する。入力信号VINは、FET11のゲートに接続され、FET12のゲートは出力端子VOUTに接続される。差動アンプ部10の出力信号は、電流バッファ回路部20の両FET21、22のゲートに入力される。
請求項（抜粋）：
第1および第2の入力部と出力部とを有する差動アンプと、該差動アンプによって制御される電流バッファ回路部と、を備えるアナログドライバICの出力バッファ回路において、前記差動アンプの第1の入力部にアナログ信号が入力され、前記電流バッファ回路部が、ドレインが高圧側電源に接続されたnチャネルMOSトランジスタとドレインが低圧側電源に接続されたpチャネルMOSトランジスタとを有しており、両トランジスタのソースが共通に出力端子と前記差動アンプの第2の入力部とに接続され、両トランジスタのゲートが共通に前記差動アンプの出力部に接続されていることを特徴とするアナログドライバICの出力バッファ回路。
IPC (7件)：
H03F 3/45 ,  G02F 1/133 550 ,  G09G 3/36 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 17/687 ,  H03K 19/0185
FI (3件)：
H01L 27/08 321 L ,  H03K 17/687 F ,  H03K 19/00 101 D
引用特許：
審査官引用 (3件)

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