特許

J-GLOBAL ID：200903025555762699

半導体装置及び半導体装置の製造方法

発明者： 新井 範久 ,  荒井 史隆 ,  有留 誠一 ,  白田 理一郎
出願人/特許権者： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2001-225027
公開番号（公開出願番号）：特開2003-037251
出願日： 2001年07月25日
公開日（公表日）： 2003年02月07日
要約：

【要約】【課題】 高密度領域と低密度領域とを同時にパターニングする場合であっても、エッチング残りやオーバーエッチングを防止する。【解決手段】 素子分離酸化膜118を形成後、シリコン窒化膜118をストッパとしてCMP処理を実行して素子分離酸化膜118を平坦化する。その後、シリコン窒化膜118を除去すると、素子分離酸化膜118の頂部とポリシリコン膜106、113との間に、段差A ́が生じる。その後、ポリシリコン膜106、113上にさらにポリシリコン膜を堆積させると、メモリセル領域側ではポリシリコン膜の「吹き溜まり」が生じて膜が厚くなる一方、周辺回路領域側では吹き溜まりは生じない。これによるトータルのゲート電極膜の厚みの差を相殺するため、メモリセル領域におけるポリシリコン膜106の膜厚よりも、周辺回路領域におけるポリシリコン膜113の膜厚を所定量だけ厚く形成しておく。

請求項（抜粋）：

高密度にMISFETが形成される高密度領域と、低密度にMISFETが形成される低密度領域とを含む半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程と、前記高密度領域に形成された前記ゲート絶縁膜上に第1のゲート電極膜を形成する工程と、前記低密度領域に形成された前記ゲート絶縁膜上に前記第1のゲート電極膜よりも厚い第2のゲート電極膜を形成する工程と、前記第1のゲート電極膜及び前記第2のゲート電極膜の上にストッパ膜を形成する工程と、前記第1及び第2のゲート電極膜及び前記半導体基板をエッチングして形成されるトレンチを形成し、このトレンチに素子形成領域の間を電気的に分離する素子分離絶縁膜を形成する工程と、前記ストッパ膜を除去する工程と、前記第1のゲート電極膜及び前記第2のゲート電極膜上に更に第3のゲート電極膜を形成する工程と、前記第1、第2及び第3のゲート電極膜を同時にパターニングしてゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 27/10 481 ,  H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (28件)：

5F083EP02 ,  5F083EP04 ,  5F083EP08 ,  5F083EP23 ,  5F083EP42 ,  5F083EP55 ,  5F083EP76 ,  5F083ER22 ,  5F083JA32 ,  5F083JA35 ,  5F083JA53 ,  5F083NA01 ,  5F083NA06 ,  5F083PR12 ,  5F083PR21 ,  5F083PR43 ,  5F083PR45 ,  5F083PR53 ,  5F083PR55 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD02 ,  5F101BD34 ,  5F101BD35 ,  5F101BH03 ,  5F101BH19 ,  5F101BH21

引用特許：

審査官引用 (2件)

• 特開平3-066171
  
• 不揮発性半導体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願平9-184863   出願人：株式会社東芝