特許

J-GLOBAL ID：200903025698442105

半導体装置及びその製造方法

発明者： 高石 芳宏
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平10-257057
公開番号（公開出願番号）：特開2000-091530
出願日： 1998年09月10日
公開日（公表日）： 2000年03月31日
要約：

【要約】【課題】 フォトレジスト限界寸法以上にパッドを形成する場合に発生するパッドポリシリコン残りを確実に除去し、DRAMのセルを安定的に形成する。【解決手段】 全面に酸化膜13を成膜し、エッチバックを行うことにより、酸化膜ハードマスク12側壁に、サイドウォール酸化膜13を形成する。このときセルアレイ端部および周辺回路部のゲート段部にサイドウォール酸化膜残り14が発生している。次に、このサイドウォール酸化残り14を除去するために、セル部の酸化膜パターンを保護するフォトリソグラフィー工程を行う。このとき、レジストパターンの端部16を、太くしたダミーゲート7上に来るようにレイアウトをする。このときゲート太さを2×(a+b+c+d)以上の太さにすることにより、目ずれ・寸法ずれが起きても、レジスト端部がゲート部から外れて、段差部を隠すことがない。次に、レジストパターン15をマスクとし、サイドウォール酸化膜残り14を除去する。

請求項（抜粋）：

基板上に形成したゲート電極の配列と、隣接する前記ゲート電極同士を橋渡しするポリシリコンパッドとを有するセルアレイ部と、前記セルアレイ部に接する周辺回路部とを有する半導体装置であって、前記セルアレイ部の周辺部であって、前記周辺回路部に接する部分のゲート電極幅は、前記周辺回路部に接しない部分のゲート電極幅より大きいことを特徴とする半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 681 F ,  H01L 27/10 621 B

Fターム (12件)：

5F083AD42 ,  5F083AD48 ,  5F083AD49 ,  5F083AD56 ,  5F083GA27 ,  5F083MA03 ,  5F083MA04 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083PR10 ,  5F083ZA28

引用特許：

審査官引用 (1件)

• 半導体メモリ素子及びその製造方法
  公報種別：公開公報   出願番号：特願平9-354525   出願人：エルジイ・セミコン・カンパニイ・リミテッド